برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید

09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب VLSI Fault Modeling and Testing Techniques:

دانلود کتاب تکنیک های مدل سازی و آزمایش خطای VLSI:

مشخصات کتاب

VLSI Fault Modeling and Testing Techniques:

دسته بندی: الکترونیک: VLSI
ویرایش:  
نویسندگان: George W. Zobrist  
سری: VLSI Design Automation Series 
ISBN (شابک) : 0893917818, 9780893917814 
ناشر: Ablex Publishing 
سال نشر: 1993 
تعداد صفحات: 206 
زبان: English 
فرمت فایل : DJVU (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 1 مگابایت

قیمت کتاب (تومان) : 51,000

میانگین امتیاز به این کتاب :
تعداد امتیاز دهندگان : 13

در صورت تبدیل فایل کتاب VLSI Fault Modeling and Testing Techniques: به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب تکنیک های مدل سازی و آزمایش خطای VLSI: نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.

توضیحاتی در مورد کتاب تکنیک های مدل سازی و آزمایش خطای VLSI:

سیستم های VLSI در حال تبدیل شدن به بسیار پیچیده و سخت برای آزمایش هستند. مشکلات سنتی گیر کرده در خطا ممکن است برای مدل‌سازی نقص‌های احتمالی ساخت در مدار یکپارچه ناکافی باشند. مدل های سلسله مراتبی مورد نیاز هستند که در سطوح ترانزیستوری و عملکردی به راحتی قابل استفاده باشند. خطاهای باز گیر مشکلات آزمایشی شدیدی را در مدارهای CMOS ایجاد می کنند، برای غلبه بر مشکلات تست از طرح های قابل آزمایش استفاده می شود. گسل های پل زدن به دلیل کوچک شدن هندسه IC ها مهم هستند. طرح‌های BIST PLA دارای ویژگی‌های مشترک هستند - قابلیت کنترل و مشاهده - که از طریق منطق اضافی و نقاط تست افزایش می‌یابند. توپولوژی مدارهای معینی آسانتر از سایرین قابل آزمایش هستند. مقدار fan-out مجدد همگرا یک عامل حیاتی در تعیین معیارهای واقعی برای تعیین دشواری تولید تست است. اجرای آزمایش معمولاً تا زمانی که مسیر داده VLSI در یک توصیف ساختاری ترکیب شود، باقی می ماند. این منجر به روش‌شناسی تحقیق برای انجام سنتز طراحی با ادغام آزمایش می‌شود. این موضوعات و موارد دیگر مورد بحث قرار گرفته است.

توضیحاتی درمورد کتاب به خارجی

VLSI systems are becoming very complex and difficult to test. Traditional stuck-at fault problems may be inadequate to model possible manufacturing defects in the integrated ciruit. Hierarchial models are needed that are easy to use at the transistor and functional levels. Stuck-open faults present severe testing problems in CMOS circuits, to overcome testing problems testable designs are utilized. Bridging faults are important due to the shrinking geometry of ICs. BIST PLA schemes have common features-controllability and observability - which are enhanced through additional logic and test points. Certain circuit topologies are more easily testable than others. The amount of reconvergent fan-out is a critical factor in determining realistic measures for determining test generation difficulty. Test implementation is usually left until after the VLSI data path has been synthesized into a structural description. This leads to investigation methodologies for performing design synthesis with test incorporation. These topics and more are discussed.