مشخصات کتاب

Optimal VLSI Architectural Synthesis: Area, Performance and Testability

دسته بندی: الکترونیک: VLSI
ویرایش: 1 
نویسندگان: Catherine H. Gebotys,  Mohamed I. Elmasry  
سری: The Springer International Series in Engineering and Computer Science 
ISBN (شابک) : 079239223X, 9780792392231 
ناشر: Springer 
سال نشر: 1991 
تعداد صفحات: 294 
زبان: English 
فرمت فایل : DJVU (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 2 مگابایت 

در صورت تبدیل فایل کتاب Optimal VLSI Architectural Synthesis: Area, Performance and Testability به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب سنتز معماری بهینه VLSI: مساحت ، عملکرد و قابلیت آزمایش نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.

توضیحاتی در مورد کتاب سنتز معماری بهینه VLSI: مساحت ، عملکرد و قابلیت آزمایش

اگرچه تحقیقات در سنتز معماری برای بیش از ده سال انجام شده است، اما تأثیر بسیار کمی بر صنعت داشته است. این به نظر ما به دلیل ناتوانی سینت سایزرهای معماری فعلی در ارائه معماری های رقابتی (یا "بهینه") با تاخیر ناحیه ای است که از رابط های آنالوگ، ناهمزمان و سایر فرآیندهای پیچیده پشتیبانی می کند. آنها همچنین در گنجاندن قابلیت آزمایش ناکام هستند. سینت سایزر معماری OASIC (سنتز معماری بهینه با محدودیت های رابط) و سینتی سایزر CATREE (درختان به کمک کامپیوتر) نشان می دهد که چگونه می توان این مشکلات را حل کرد. سنتز معماری به طور سنتی به عنوان NP سخت در نظر گرفته می شود و از این رو بیشتر تحقیقات شامل اکتشافی هستند. OASIC با استفاده از یک رویکرد IP (با استفاده از تحلیل چند وجهی) نشان می‌دهد که اکثر ریتم‌های الگوی ورودی می‌توانند بسیار سریع در معماری‌های بهینه جهانی ترکیب شوند. از آنجایی که از یک مدل ریاضی استفاده می شود، محدودیت های پیچیده رابط را می توان به راحتی گنجانده و حل کرد. تحقیق در مورد ترکیب آزمون به طور کلی جدا از تحقیق پایان نامه سنتز بوده است. این به دلیل این واقعیت است که تحقیقات آزمایشی سنتی در دروازه یا سطح پایین‌تر نمایش طراحی بوده است. با این وجود، با کاهش مقیاس فناوری‌ها و افزایش پیچیدگی طراحی، فشار برای کاهش زمان آزمایش افزایش می‌یابد. یکی از راه های مقابله با این موضوع، ترکیب استراتژی های تست در مراحل اولیه طراحی است. نیمه دوم این متن رویکردی را برای ادغام سنتز معماری با ترکیب آزمایشی بررسی می‌کند. تحقیقات نشان داد که آزمایش باید در طول سنتز در نظر گرفته شود تا راه حل های معماری خوبی ارائه شود که عملکردهای هزینه تاخیر منطقه Xllll را به حداقل برساند.

توضیحاتی درمورد کتاب به خارجی

Although research in architectural synthesis has been conducted for over ten years it has had very little impact on industry. This in our view is due to the inability of current architectural synthesizers to provide area-delay competitive (or "optimal") architectures, that will support interfaces to analog, asynchronous, and other complex processes. They also fail to incorporate testability. The OASIC (optimal architectural synthesis with interface constraints) architectural synthesizer and the CATREE (computer aided trees) synthesizer demonstrate how these problems can be solved. Traditionally architectural synthesis is viewed as NP hard and there fore most research has involved heuristics. OASIC demonstrates by using an IP approach (using polyhedral analysis), that most input algo rithms can be synthesized very fast into globally optimal architectures. Since a mathematical model is used, complex interface constraints can easily be incorporated and solved. Research in test incorporation has in general been separate from syn thesis research. This is due to the fact that traditional test research has been at the gate or lower level of design representation. Nevertheless as technologies scale down, and complexity of design scales up, the push for reducing testing times is increased. On way to deal with this is to incorporate test strategies early in the design process. The second half of this text examines an approach for integrating architectural synthesis with test incorporation. Research showed that test must be considered during synthesis to provide good architectural solutions which minimize Xlll area delay cost functions.

نظرات کاربران

کتاب های مرتبط

دانلود کتاب Fabrication of SiGe HBT BiCMOS Technology

دانلود کتاب Silicon Processing for the VLSI Era, Vol. 3: The Submicron MOSFET

دانلود کتاب Adaptive Analogue VLSI Neural Systems

دانلود کتاب Silicon Processing for the VLSI Era: Process Integration

دانلود کتاب VLSI Fault Modeling and Testing Techniques:

دانلود کتاب Digital Integrated Circuit Design: From VLSI Architectures to CMOS Fabrication

دانلود کتاب Circuits insensitive to delays in transistors and wires

دانلود کتاب Silicon VLSI technology: fundamentals, practice, and modeling

دانلود کتاب VHDL Descrição e Síntese de Circuitos Digitais

دانلود کتاب CMOS Circuit Design, Layout, and Simulation,