VHDL Modeling for Digital Design Synthesis

هدف این کتاب معرفی سخت‌افزار VHSIC Lan Guage (VHDL) و استفاده از آن برای سنتز است. VHDL یک زبان توصیف سخت افزاری است که ابزاری برای تعیین یک سیستم دیجیتال در سطوح مختلف انتزاع فراهم می کند. از مشخصات رفتار در مراحل اولیه فرآیند طراحی و مشخصات ساختاری در مراحل بعدی پیاده سازی پشتیبانی می کند. VHDL در ابتدا به عنوان یک زبان توصیف سخت افزاری معرفی شد که شبیه سازی طرح های دیجیتال را امکان پذیر می کرد. اکنون به طور فزاینده ای برای مشخصات طراحی استفاده می شود که به عنوان ورودی ابزارهای سنتز ارائه می شود که مشخصات را به لیست های شبکه ای تبدیل می کند که می توان از آنها سیستم های فیزیکی ساخت. یکی از مشکلات استفاده از VHDL این است که همه ساختارهای آن در سنتز مفید نیستند. مشخصات تأخیر در تخصیص سیگنال معنای روشنی در سنتز ندارد، جایی که تأخیرها قبلاً توسط فناوری اجرا تعیین شده است. VHDL دارای ساختارهای داده ای مانند فایل ها و اشاره گرها است که برای اهداف شبیه سازی مفید است اما برای سنتز واقعی نیست. در نتیجه ابزارهای synthe sis فقط زیر مجموعه های VHDL را می پذیرند. این کتاب سعی می کند جنبه سنتز VHDL را پوشش دهد، در حالی که ویژگی های شبیه سازی را به حداقل می رساند. این کتاب برای متخصصان شاغل و همچنین برای تحصیلات تکمیلی یا در مقطع کارشناسی ارشد مناسب است. خوانندگان می توانند این کتاب را به عنوان راهی برای آشنایی با VHDL و نحوه استفاده از آن در مدل سازی طرح های دیجیتال ببینند.

The purpose of this book is to introduce VHSIC Hardware Description Lan­ guage (VHDL) and its use for synthesis. VHDL is a hardware description language which provides a means of specifying a digital system over different levels of abstraction. It supports behavior specification during the early stages of a design process and structural specification during the later implementation stages. VHDL was originally introduced as a hardware description language that per­ mitted the simulation of digital designs. It is now increasingly used for design specifications that are given as the input to synthesis tools which translate the specifications into netlists from which the physical systems can be built. One problem with this use of VHDL is that not all of its constructs are useful in synthesis. The specification of delay in signal assignments does not have a clear meaning in synthesis, where delays have already been determined by the im­ plementationtechnolo~y. VHDL has data-structures such as files and pointers, useful for simulation purposes but not for actual synthesis. As a result synthe­ sis tools accept only subsets of VHDL. This book tries to cover the synthesis aspect of VHDL, while keeping the simulation-specifics to a minimum. This book is suitable for working professionals as well as for graduate or under­ graduate study. Readers can view this book as a way to get acquainted with VHDL and how it can be used in modeling of digital designs.