Test Resource Partitioning for System-on-a-Chip

تست پارتیشن بندی منابع برای سیستم روی تراشه درباره پارتیشن بندی منابع آزمایشی و تکنیک های بهینه سازی برای اتوماسیون آزمایشی سیستم روی تراشه (SOC) است. . Plug-and-play به پارادایمی اشاره دارد که در آن رابط های هسته به هسته و همچنین رابط های منطقی هسته به SOC استاندارد شده اند، به طوری که هسته ها را می توان به راحتی به "سوکت های مجازی" در طراحی SOC متصل کرد، و تست های اصلی را می توان در حین تست بدون تلاش قابل توجهی از طرف یکپارچه کننده سیستم به SOC وصل کرد. هدف این کتاب، قرار دادن پارتیشن بندی منابع آزمایشی در زمینه اتوماسیون تست SOC، و همچنین ایجاد علاقه و انگیزه تحقیق در مورد این موضوع مهم است.

مدارهای مجتمع SOC متشکل از هسته های تعبیه شده در حال حاضر رایج هستند. . با این وجود، موانع متعددی برای ادغام سریع و کارآمد سیستم وجود دارد. توسعه آزمایش به عنوان یک گلوگاه بزرگ در طراحی SOC دیده می‌شود و چالش‌های آزمایشی سهم عمده‌ای در افزایش شکاف بین قابلیت طراحی و ظرفیت تولید دارند. تست SOCها به ویژه در غیاب ساختارهای تست استاندارد، ابزارهای اتوماسیون تست، و پروتکل‌های تست چالش برانگیز است. نیاز به یک روش ساختار یافته برای اتوماسیون تست SOC. تکنیک های جدیدی را برای پارتیشن بندی و بهینه سازی سه منبع اصلی آزمون SOC ارائه می دهد: سخت افزار تست، زمان تست و حجم داده های آزمایش. STRONG> راه را برای یک چارچوب یکپارچه قدرتمند برای خودکار کردن جریان آزمایش برای تعداد زیادی هسته در یک SOC به روش plug-and-play هموار می کند. چارچوب ارائه شده به ادغام‌کننده سیستم اجازه می‌دهد تا هزینه آزمایش را کاهش دهد و نیازمندی‌های کوتاه مدت زمان رسیدن به بازار را برآورده کند.

Test Resource Partitioning for System-on-a-Chip is about test resource partitioning and optimization techniques for plug-and-play system-on-a-chip (SOC) test automation. Plug-and-play refers to the paradigm in which core-to-core interfaces as well as core-to-SOC logic interfaces are standardized, such that cores can be easily plugged into "virtual sockets" on the SOC design, and core tests can be plugged into the SOC during test without substantial effort on the part of the system integrator. The goal of the book is to position test resource partitioning in the context of SOC test automation, as well as to generate interest and motivate research on this important topic.

SOC integrated circuits composed of embedded cores are now commonplace. Nevertheless, There remain several roadblocks to rapid and efficient system integration. Test development is seen as a major bottleneck in SOC design, and test challenges are a major contributor to the widening gap between design capability and manufacturing capacity. Testing SOCs is especially challenging in the absence of standardized test structures, test automation tools, and test protocols.

Test Resource Partitioning for System-on-a-Chip responds to a pressing need for a structured methodology for SOC test automation. It presents new techniques for the partitioning and optimization of the three major SOC test resources: test hardware, testing time and test data volume.

Test Resource Partitioning for System-on-a-Chip paves the way for a powerful integrated framework to automate the test flow for a large number of cores in an SOC in a plug-and-play fashion. The framework presented allows the system integrator to reduce test cost and meet short time-to-market requirements.