دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
دانلود کتاب SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling
دانلود کتاب SystemVerilog for Design: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار
مشخصات کتاب
SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling
ویرایش: 2
نویسندگان: Stuart Sutherland
سری:
ISBN (شابک) : 9783540885450
ناشر: Springer
سال نشر: 2006
تعداد صفحات: 435
زبان: English
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود)
حجم فایل: 3 مگابایت
قیمت کتاب (تومان) : 66,000
در صورت تبدیل فایل کتاب SystemVerilog for Design: A Guide to Using SystemVerilog for Hardware Design and Modeling به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب SystemVerilog for Design: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
توضیحاتی در مورد کتاب SystemVerilog for Design: راهنمای استفاده از SystemVerilog برای طراحی و مدل سازی سخت افزار
SystemVerilog مجموعه ای غنی از برنامه های افزودنی برای زبان توصیف سخت افزار Verilog IEEE 1364-2001 (Verilog HDL) است. این افزونه ها به دو جنبه اصلی طراحی مبتنی بر HDL می پردازند. اول، مدل سازی طرح های بسیار بزرگ با کد مختصر، دقیق و بصری. دوم، نوشتن برنامههای آزمایشی سطح بالا برای تأیید کارآمد و مؤثر این طرحهای بزرگ.
نسخه اول این کتاب به اولین جنبه از برنامههای افزودنی SystemVerilog برای Verilog پرداخته است. ویژگیهای مدلسازی مهمی مانند انواع دادههای دو حالته، انواع شمارششده، انواع تعریفشده توسط کاربر، ساختارها، اتحادیهها و رابطها ارائه شد. تاکید بر استفاده مناسب از این پیشرفتها برای شبیهسازی و سنتز شد.
SystemVerilog for Design، نسخه دوم بهطور گسترده بر اساس فصل به فصل بازبینی شده است تا شامل متنها و بهروزرسانیهای نمونه مورد نیاز برای بازتاب تغییرات باشد. که بین چاپ اول این کتاب تا نهایی شدن استاندارد جدید ساخته شد. مهم است که کتاب این تغییرات نحوی و معنایی را در زبان SystemVerilog منعکس کند.
علاوه بر این، نسخه دوم دارای فصل جدیدی است که SystemVerilog \"packages\" را توضیح میدهد، یک پیوست جدید که خلاصهای از دستورالعمل های ترکیبی ارائه شده در سراسر کتاب، و همه نمونه های کد به نحو نهایی به روز شده اند و با استفاده از آخرین نسخه ابزارهای Synopsys، Mentor و Cadance مجددا اجرا شده اند.
توضیحاتی درمورد کتاب به خارجی
SystemVerilog is a rich set of extensions to the IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). These extensions address two major aspects of HDL-based design. First, modeling very large designs with concise, accurate, and intuitive code. Second, writing high-level test programs to efficiently and effectively verify these large designs.
The first edition of this book addressed the first aspect of the SystemVerilog extensions to Verilog. Important modeling features were presented, such as two-state data types, enumerated types, user-degined types, structures, unions, and interfaces. Emphasis was placed on the proper usage of these enhancements for simulation and synthesis.
SystemVerilog for Design, Second Edition has been extensively revised on a chapter by chapter basis to include the many text and example updates needed to reflect changes that were made between the first edition of this book was written and the finalization of the new standard. It is important that the book reflect these syntax and semantic changes to the SystemVerilog language.
In addition, the second edition features a new chapter that explanis the SystemVerilog "packages", a new appendix that summarizes the synthesis guidelines presented throughout the book, and all of the code examples have been updated to the final syntax and rerun using the latest version of the Synopsys, Mentor, and Cadance tools.
