Plasma Etching Processes for Interconnect Realization in VLSI

دسته بندی: الکترونیک: VLSI
ویرایش: 1 
نویسندگان: Nicolas Posseme  
سری:  
ISBN (شابک) : 1785480154, 9781785480157 
ناشر: Elsevier 
سال نشر: 2015 
تعداد صفحات: 123 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 4 مگابایت 

قیمت کتاب (تومان) : 52,000

این اولین کتاب از دو کتابی است که چالش‌ها و چشم‌اندازهای آتی فرآیندهای اچینگ پلاسما را برای میکروالکترونیک ارائه می‌کند، مسائل گذشته، حال و آینده فرآیندهای اچ را بررسی می‌کند تا درک این موضوعات را از طریق راه‌حل‌های نوآورانه بهبود بخشد.

این کتاب بر روی انتهای خط (BEOL) برای تحقق دستگاه با کارایی بالا تمرکز دارد و یک نمای کلی از تمام چالش‌های اچ برای تحقق اتصال و همچنین راه‌حل‌های اچ فعلی پیشنهاد شده در صنعت نیمه‌رسانا را ارائه می‌دهد. انتخاب معماری اتصال مس/کم پک یکی از کلیدهای عملکرد مدار مجتمع، قابلیت ساخت فرآیند و مقیاس پذیری است.

امروزه اجرای مواد متخلخل کم k به منظور به حداقل رساندن تاخیر انتشار سیگنال در اتصالات اجباری است. در این زمینه، مسائل سنتی فرآیند پلاسما (آسیب ناشی از پلاسما، کنترل ابعاد و نمایه، گزینش پذیری) و چالش‌های نوظهور جدید (تشکیل پسماند، تکان دادن دی الکتریک) از نکات مهم تحقیق به منظور کنترل قابلیت اطمینان و کاهش نقص در اتصالات هستند. این مسائل و راه‌حل‌های بالقوه توسط نویسندگان از طریق معماری‌های فرآیندی مختلف موجود در صنعت نیمه‌رسانا (استراتژی‌های ماسک سخت فلزی یا ارگانیک) به تصویر کشیده شده‌اند.

• مشکلاتی را که برای تحقق اتصال در مقیاس بسیار بزرگ یکپارچه (VLSI) وجود دارد، ارائه می‌کند. مدارها
• متمرکز بر تعامل سطح پلاسما-دی الکتریک
• به شما کمک می کند تا ثابت دی الکتریک را برای گره های فناوری آینده کاهش دهید

This is the first of two books presenting the challenges and future prospects of plasma etching processes for microelectronics, reviewing the past, present and future issues of etching processes in order to improve the understanding of these issues through innovative solutions.

This book focuses on back end of line (BEOL) for high performance device realization and presents an overview of all etch challenges for interconnect realization as well as the current etch solutions proposed in the semiconductor industry. The choice of copper/low-k interconnect architecture is one of the keys for integrated circuit performance, process manufacturability and scalability.

Today, implementation of porous low-k material is mandatory in order to minimize signal propagation delay in interconnections. In this context, the traditional plasma process issues (plasma-induced damage, dimension and profile control, selectivity) and new emerging challenges (residue formation, dielectric wiggling) are critical points of research in order to control the reliability and reduce defects in interconnects. These issues and potential solutions are illustrated by the authors through different process architectures available in the semiconductor industry (metallic or organic hard mask strategies).

• Presents the difficulties encountered for interconnect realization in very large-scale integrated (VLSI) circuits
• Focused on plasma-dielectric surface interaction
• Helps you further reduce the dielectric constant for the future technological nodes