Design-for-Test and Test Optimization Techniques for TSV-based 3D Stacked ICs

این کتاب تکنیک‌های نوآورانه‌ای را برای رفع نیازهای آزمایشی مدارهای مجتمع سه بعدی پشته‌ای (ICs) که از طریق سیلیکون-ویاس (TSV) به عنوان اتصالات عمودی استفاده می‌کنند، توضیح می‌دهد. نویسندگان چالش های کلیدی پیش روی تست IC 3 بعدی را شناسایی کرده و نتایجی را ارائه می دهند که از تحقیقات پیشرفته در این حوزه پدید آمده است. پوشش شامل موضوعاتی از بسته‌بندی‌های سطح قالب، مدارهای خودآزمایی، و کاوشگر TSV گرفته تا طراحی معماری آزمایشی، زمان‌بندی آزمون، و بهینه‌سازی است. خوانندگان از نگاهی عمیق به راه‌حل‌های فناوری آزمایشی که برای واقعی ساختن IC‌های سه بعدی و از نظر تجاری قابل دوام بودن مورد نیاز است، بهره‌مند خواهند شد.

This book describes innovative techniques to address the testing needs of 3D stacked integrated circuits (ICs) that utilize through-silicon-vias (TSVs) as vertical interconnects. The authors identify the key challenges facing 3D IC testing and present results that have emerged from cutting-edge research in this domain. Coverage includes topics ranging from die-level wrappers, self-test circuits, and TSV probing to test-architecture design, test scheduling, and optimization. Readers will benefit from an in-depth look at test-technology solutions that are needed to make 3D ICs a reality and commercially viable.