VLSI Design for Video Coding: H.264/AVC Encoding from Standard Specification to Chip

کپی پشت جلد

طراحی VLSI برای کدگذاری ویدیو

توسط:

Youn-Long Lin

Chao- Yang Kao

Jian-Wen Chen

Hung-Chih Kuo

ویدئوی با کیفیت بالا به فشرده سازی قابل توجهی نیاز دارد تا بتواند از نظر اقتصادی مخابره یا ذخیره شود. پیشرفت‌ها در استانداردهای کدگذاری ویدیویی از MPEG-1، MPEG-2، MPEG-4 تا H.264/AVC، بازدهی روزافزون کدنویسی را به‌هزینه پیچیدگی محاسباتی زیاد که تنها از طریق پردازش موازی گسترده قابل ارائه است، فراهم کرده است.

این کتاب طراحی معماری VLSI و پیاده‌سازی تراشه را برای رمزگذاری ویدیویی H.264/AVC با کیفیت بالا با یک نمونه اولیه کامل FPGA ارائه می‌کند. این به عنوان یک مرجع ارزشمند برای هر کسی که علاقه مند به طراحی VLSI برای کدنویسی ویدیو است عمل می کند.

• طراحی معماری پیشرفته VLSI و اجرای تراشه برای رمزگذاری ویدیویی با کیفیت بالا H.264/AVC؛< /P>

• از پردازش موازی انبوه برای ارائه 1080pHD، با طراحی کارآمد که می تواند از طریق FPGA نمونه سازی شود، استفاده می کند؛

• هر زیرسیستم از مشخصات استاندارد، توضیحات الگوریتمی، ملاحظات طراحی، برنامه ریزی زمان بندی ارائه شده است. بلوک دیاگرام به تأیید میز آزمایش؛

Back Cover Copy

VLSI Design for Video Coding

By:

Youn-Long Lin

Chao-Yang Kao

Jian-Wen Chen

Hung-Chih Kuo

High definition video requires substantial compression in order to be transmitted or stored economically. Advances in video coding standards from MPEG-1, MPEG-2, MPEG-4 to H.264/AVC have provided ever increasing coding efficiency, at the expense of great computational complexity which can only be delivered through massively parallel processing.

This book presents VLSI architectural design and chip implementation for high definition H.264/AVC video encoding with a complete FPGA prototype. It serves as an invaluable reference for anyone interested in VLSI design for video coding.

• Presents state-of-the-art VLSI architectural design and chip implementation for high definition H.264/AVC video encoding;

• Employs massively parallel processing to deliver 1080pHD, with efficient design that can be prototyped via FPGA;

• Every subsystem is presented from standard specification, algorithmic description, design considerations, timing planning, block diagram to test-bench verification;