VHDL-Synthese: Entwurf digitaler Schaltungen und Systeme

1 Einleitung und Übersicht
	1.1 Motivation
	1.2 Ziele und Organisation dieses Buches
	1.3 Syntaxnotation
2 Synthese einfacher Schaltnetze
	2.1 Entity, Architektur und Signale
		2.1.1 Deklaration und Verwendung lokaler Signale
		2.1.2 Richtungsmodi von Signalschnittstellen
		2.1.3 Deklaration von Bussignalen
	2.2 Simulation von VHDL-Entwürfen
	2.3 Schaltnetze mit Boole’schen Gleichungen
	2.4 Synthese selektiver und bedingter Signalzuweisungen
	2.5 Übungsaufgaben
3 Entwurf digitaler Funktionselemente mit Prozessen
	3.1 Prozesse
		3.1.1 Deklaration und Ausführung von Prozessen
	3.2 Schaltnetze mit sequentiellen Anweisungen
		3.2.1 Die case-Anweisung
		3.2.2 Die if-Anweisung
		3.2.3 Schleifenkonstrukte
			3.2.3.1 for loop
			3.2.3.2 while loop
	3.3 Einfache Schaltwerke
		3.3.1 D-Flipflops und Register
			3.3.1.1 VHDL-Beschreibung mit Signalen
			3.3.1.2 Testbench zum D-Flipflop
			3.3.1.3 Entwurf von Registern
			3.3.1.4 Verwendung von Variablen in taktsynchronen Prozessen
		3.3.2 Johnson-Zähler mit Taktteiler
		3.3.3 Parametrisiertes Schieberegister
	3.4 Erzeugung von Latches
	3.5 Vermeidbare Synthesefehler
		3.5.1 Kombinatorische Schleifen
		3.5.2 Fehlverhalten durch unvollständige Empfindlichkeitslisten
	3.6 RTL-Syntheserichtlinien
		3.6.1 D-Flipflops und Register in getakteten Prozessen
		3.6.2 D-Latches und kombinatorische Logik
	3.7 VHDL-Testbenches
	3.8 Übungsaufgaben
4 Tri-State- und Don’t-Care-Modellierung
	4.1 Die Datentypen std_ulogic und std_logic
	4.2 Realisierung von Tri-State-Ausgangsstufen
	4.3 Don’t-Care-Werte als Ausgangssignal
	4.4 Don’t-Care-Werte als Eingangssignal
	4.5 Konversion der Datentypen bit und bit_vector
	4.6 Übungsaufgaben
5 Arithmetik und Synchronzähler
	5.1 Arithmetik-Operatoren und zugehörige Datentypen
	5.2 Komparator SN74xx85
	5.3 Entwurf von Synchronzählern
	5.4 Arithmetik mit den Datentypen signed und unsigned
		5.4.1 Entwurf eines kombinierten Addierers / Subtrahieres
	5.5 Integer-Arithmetik
	5.6 Konversionsfunktionen und indizierter Zugriff auf Feldelemente
	5.7 Arithmetik mit Synopys Bibliotheken
	5.8 Hinweise zur Verwendung der Datentypen
	5.9 Übungsaufgaben
6 Entwurf von Zustandsautomaten
	6.1 Automatenvarianten
	6.2 Moore-Automat für eine Impulsfolgenerkennung
	6.3 Entwurfsbeispiel für einen Mealy-Automaten
	6.4 VHDL-Syntaxvarianten
		6.4.1 Die Zwei-Prozess-Darstellung
		6.4.2 Die Mehr-Prozess-Darstellung
			6.4.2.1 Schnittstellensynchronisation
			6.4.2.2 Maßnahmen zur Taktfrequenzerhöhung
			6.4.2.3 Maßnahme zur Reduzierung der Latenzzeit
		6.4.3 Die Ein-Prozess-Darstellung
		6.4.4 Vergleich der Syntaxvarianten
	6.5 Zustandscodierung
		6.5.1 Strategien der Zustandscodierung
		6.5.2 Umsetzung der Zustandscodierung in VHDL
		6.5.3 Auswirkungen der Zustandscodierung auf die Syntheseergebnisse
	6.6 Übungsaufgaben
7 Struktureller VHDL-Entwurf
	7.1 Ziele und Methoden der Systempartitionierung
	7.2 Struktureller Entwurf mit Komponenten
		7.2.1 Struktureller Entwurf eines 4 zu 2 Prioritätsencoders
			7.2.1.1 Komponentendeklaration
			7.2.1.2 Komponenteninstanziierung und port map-Anweisung
			7.2.1.3 Konfiguration zur Auswahl von Modellarchitekturen
			7.2.1.4 Modellparametrisierung
			7.2.1.5 Iterative Instanziierung
		7.2.2 Entwurf einer skalierbaren Addier/Subtrahier-Einheit
		7.2.3 Kopplung von Signalen in strukturellen VHDL-Beschreibungen
	7.3 Strukturierung mit Unterprogrammen
		7.3.1 Lokale Prozeduren und Funktionen
		7.3.2 Definition und Einsatz von packages
	7.4 Herstellerspezifische Komponenten und Komponentengeneratoren
		7.4.1 Instanziierung von RAM- und ROM-Zellen mit Prozessen
		7.4.2 Komponentengeneratoren
	7.5 Unterstützung durch Synthesewerkzeuge
	7.6 Übungsaufgaben
8 Entwurf eines RISC-Prozessors
	8.1 Spezifikation der Prozessorfunktionen
		8.1.1 Das Programmiermodell
		8.1.2 Der Instruktionssatz
		8.1.3 Instruktionsformate
	8.2 Prozessorarchitektur und -programmierung
	8.3 VHDL-Realisierung
		8.3.1 Registerfile
		8.3.2 Instruktions- und Datenspeicher
		8.3.3 Instruction Fetch (IF)
		8.3.4 Instruction Decode (ID)
		8.3.5 Execute (EX)
		8.3.6 Memory Access (MEM)
		8.3.7 Top-Level-Architektur des RISC-Prozessors
		8.3.8 Einfache Testbench für den RISC-Prozessor
	8.4 Entwurfsverifikation
		8.4.1 Vermeidung von RW-Hazards
		8.4.2 Vermeidung von C-Hazards
		8.4.3 Speichern und Lesen des Datenspeichers
	8.5 FPGA-Implementierung
9 Modellierung digitaler Filter
	9.1 FIR-Filter
		9.1.1 Parallele FIR-Filterstrukturen
		9.1.2 Zahlendarstellung im Q-Format
			9.1.2.1 Addition mit vorzeichenrichtiger Erweiterung der Summanden
			9.1.2.2 Binäre Multiplikation
		9.1.3 Filterskalierung und Beispielfilter
		9.1.4 VHDL-Modelle paralleler FIR-Filterstrukturen
			9.1.4.1 Kopplung von unterschiedlichen Taktbereichen
			9.1.4.2 Basismodell der Direktform
			9.1.4.3 Direktform mit symmetrisch balanciertem Addiererbaum
			9.1.4.4 Direktform mit unsymmetrisch balanciertem Addiererbaum
			9.1.4.5 Linear-Phasen-Struktur
			9.1.4.6 Transponierte Form mit reduzierter Anzahl der Multiplizierer
			9.1.4.7 Systolische FIR Filter
			9.1.4.8 Vergleich der Implementierungsergebnisse und Timinganalysen
		9.1.5 Sequentielle FIR-Struktur mit MAC-Einheit
			9.1.5.1 Multiplizierer-Akkumulatoreinheit
			9.1.5.2 Ringpuffer für die Abtastwerte
			9.1.5.3 Koeffizienten-ROM
			9.1.5.4 Sequenzsteuerung mit einem Zustandsautomaten
			9.1.5.5 Simulations- und Syntheseergebnisse
		9.1.6 Taktschemata der Filterdatenpfade
			9.1.6.1 Audiodatenrate
			9.1.6.2 Hohe Datenraten
	9.2 IIR-Filter
		9.2.1 Koeffizientenberechnung und Beispielfilter
		9.2.2 Parallele Strukturen für IIR-Filter 2. Ordnung
		9.2.3 VHDL-Modelle für Varianten der Direktform II
			9.2.3.1 Transponierte Struktur der Direktform II
			9.2.3.2 Modifizierte Direktform II
			9.2.3.3 Implementierungsergebnisse und Timinganalyse
		9.2.4 Sinusgenerator als synthesefähige Testbench
		9.2.5 Entwurfsschritte für IIR-Filter
	9.3 FPGA-Entwurf mit Simulink
10 Zustandsdifferenzengleichungen für Beobachter
	10.1 Zeitinvariante und lineare Systeme
		10.1.1 Zeitliche Diskretisierung
		10.1.2 VHDL-Modell für die Zustandsdifferenzengleichungen
	10.2 Numerische Integration von gekoppelten Differentialgleichungen
		10.2.1 Rechteck- und Trapezintegration
		10.2.2 VHDL-Modell der kombinierten numerischen Integration
		10.2.3 Prozessorelement mit Mehrzyklus-Datenpfad
			10.2.3.1 Algorithmisches Zustandsdiagramm
			10.2.3.2 Datenpfad mit Mehrfach-Ressourcennutzung
			10.2.3.3 VHDL-Modellierung des Prozessorelementes
	10.3 Vergleich der Implementierungsergebnisse
	10.4 Nichtlineare, gekoppelte Integralgleichungen
		10.4.1 Odometrie mit einem Einspur-Fahrzeugmodell
		10.4.2 VHDL-Modell des nichtlinearen Doppelintegrators
11 Anhang
	11.1 VHDL-Codierungsempfehlungen
	11.2 Checkliste zum VHDL-basierten Entwurf digitaler Systeme
	11.3 Liste der VHDL-Schlüsselworte
	11.4 Lösungen zu den Übungsaufgaben
		11.4.1 Lösungen zu den Aufgaben in Kap. 2.5
		11.4.2 Lösungen zu den Aufgaben in Kap. 3.7
		11.4.3 Lösungen zu den Aufgaben in Kap. 4.6
		11.4.4 Lösungen zu den Aufgaben in Kap. 5.7
		11.4.5 Lösungen zu den Aufgaben in Kap. 6.6
		11.4.6 Lösungen zu den Aufgaben in Kap. 7.7
12 VHDL-Syntaxübersicht und Bibliotheken
13 Literaturverzeichnis
14 Sachregister