دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: 1 نویسندگان: F. Erich Marschner (auth.), Jean Mermet (eds.) سری: The Kluwer International Series in Engineering and Computer Science 183 ISBN (شابک) : 9781461365822, 9781461535621 ناشر: Springer US سال نشر: 1992 تعداد صفحات: 302 زبان: English فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) حجم فایل: 17 مگابایت
کلمات کلیدی مربوط به کتاب VHDL برای شبیه سازی، سنتز و اثبات های رسمی سخت افزار: مدارها و سیستم ها، مهندسی برق، سخت افزار کامپیوتر
در صورت تبدیل فایل کتاب VHDL for Simulation, Synthesis and Formal Proofs of Hardware به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب VHDL برای شبیه سازی، سنتز و اثبات های رسمی سخت افزار نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
موفقیت VHDL از زمانی که در سال 1987 به عنوان یک استاندارد IEEE انتخاب شد، ممکن است برای جمعیت زیادی از طراحان سختافزار، که قبلاً (حداقل برای 90٪ آنها) در مورد زبانهای توصیف سختافزار نشنیده بودند، غیرقابل درک به نظر برسد. در مورد چند صد متخصصی که برای مدت طولانی (25 سال برای برخی از آنها) روی این زبان ها کار می کردند. تا سال 1988، تنها یک زیرمجموعه بسیار کوچک از طراحان، در چند شرکت بزرگ، برای توصیف طرحهای خود با استفاده از HDL اختصاصی، یا گاهی اوقات HDL به ارث رسیده از یک دانشگاه زمانی که محیط نرمافزاری در اطراف آن توسعه مییابد، استفاده میشد و امکان استفاده از آن را فراهم میکرد. اشخاص ثالث تعدادی از مزایای این عمل به طور قطع به رسمیت شناخته شد، مانند تأیید عملکردی یک مشخصات از طریق شبیه سازی، اولین ارزیابی عملکرد یک طراحی آزمایشی، و گاهی اوقات تولید ریزبرنامه خودکار یا حتی سنتز خودکار سطح بالا. از آنجایی که ظاهراً هیچ بازاری برای HDL وجود نداشت، فروشندگان ECAD به آنها اهمیت نمی دادند، شرکت های نوپا به ندرت می توانستند در این زمینه زنده بمانند و کاربران بزرگ ابزارهای اختصاصی افراد و پول بیشتری را صرف حفظ داخلی خود می کردند. سیستم.
The success of VHDL since it has been balloted in 1987 as an IEEE standard may look incomprehensible to the large population of hardware designers, who had never heared of Hardware Description Languages before (for at least 90% of them), as well as to the few hundreds of specialists who had been working on these languages for a long time (25 years for some of them). Until 1988, only a very small subset of designers, in a few large companies, were used to describe their designs using a proprietary HDL, or sometimes a HDL inherited from a University when some software environment happened to be developped around it, allowing usability by third parties. A number of benefits were definitely recognized to this practice, such as functional verification of a specification through simulation, first performance evaluation of a tentative design, and sometimes automatic microprogram generation or even automatic high level synthesis. As there was apparently no market for HDL's, the ECAD vendors did not care about them, start-up companies were seldom able to survive in this area, and large users of proprietary tools were spending more and more people and money just to maintain their internal system.
Front Matter....Pages i-ix
Evolutionary Processes in Language, Software, and System Design....Pages 1-13
Front Matter....Pages 15-15
Timing Constraint Checks in VHDL—a comparative study....Pages 17-32
Using Formalized Timing Diagrams in VHDL Simulation....Pages 33-42
Switch-Level Models in Multi-level VHDL Simulations....Pages 43-62
Bi-directional Switches in VHDL using the 46 Value System....Pages 63-71
Systems Real Time Analysis with VHDL Generated from Graphical SA-VHDL....Pages 73-86
Delay Calculation and Back Annotation in VHDL Addressing the Requirements of ASIC Design....Pages 87-98
Front Matter....Pages 99-99
A VHDL-Driven Synthesis Environment....Pages 101-115
VHDL Specific Issues in High Level Synthesis....Pages 117-133
ASIC Design Using Silicon 1076....Pages 135-147
Generating VHDL for Simulation and Synthesis from a High-Level DSP Design Tool....Pages 149-161
Aspects of Optimization and Accuracy for VHDL Synthesis....Pages 163-175
Front Matter....Pages 177-177
Symbolic Computation of Hierarchical and Interconnected FSMS....Pages 179-193
Formal semantics of VHDL timing constructs....Pages 195-206
A Structural Information Model of VHDL....Pages 207-225
Formal verification of VHDL descriptions in Boyer-Moore : first results....Pages 227-243
Developing a Formal Semantic Definition of VHDL....Pages 245-256
Front Matter....Pages 257-257
Approaching System Level Design....Pages 259-276
Incremental Design—Application of a Software-based Method for High-level Hardware Design with VHDL....Pages 277-290
Introducing CASCADE control graphs in VHDL....Pages 291-307