SystemVerilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications

ویرایش: 2 
نویسندگان: Ashok B. Mehta (auth.)  
سری:  
ISBN (شابک) : 9783319305387, 9783319305394 
ناشر: Springer International Publishing 
سال نشر: 2016 
تعداد صفحات: 424 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 48 مگابایت 

قیمت کتاب (تومان) : 50,000



این کتاب یک راهنمای کاربردی و کاربردی برای زبان و روش‌شناسی هر دو اظهارات SystemVerilog و پوشش عملکردی SystemVerilog ارائه می‌کند. خوانندگان از رویکرد گام به گام تأیید سخت‌افزار عملکردی با استفاده از SystemVerilog Assertions و Functional Coverage بهره خواهند برد، که به آنها امکان می‌دهد اشکالات پنهان و پیدا کردن آنها را کشف کنند، مستقیماً به منبع اشکال اشاره کنند، و تمیز و آسان را ارائه دهند. روشی برای مدل‌سازی چک‌های زمان‌بندی پیچیده و پاسخ عینی به این سؤال که "آیا ما همه چیز را به طور عملکردی تأیید کرده‌ایم". این کتاب که توسط یک کاربر نهایی حرفه‌ای طراحی و تأیید ASIC/SoC/CPU و FPGA نوشته شده است، هر مفهوم را با مثال‌های آسان، گزارش‌های شبیه‌سازی و برنامه‌های مشتق شده از پروژه‌های واقعی توضیح می‌دهد. خوانندگان این اختیار را خواهند داشت تا با مدل‌سازی چک‌کننده‌های پیچیده برای تأیید عملکرد مقابله کنند، در نتیجه زمان طراحی و اشکال‌زدایی آن‌ها به شدت کاهش می‌یابد.

این نسخه دوم به روز شده به آخرین مجموعه عملکردی منتشر شده در IEEE-1800 (2012) LRM، شامل اپراتورها و ویژگی های اضافی متعدد می پردازد. علاوه بر این، بسیاری از توضیحات Concurrent Assertions/Operators با افزودن مثال‌ها و شکل‌های بیشتر بهبود یافته‌اند.

· به طور کامل آخرین نحو و معنایی LRM IEEE-1800 2012 را پوشش می‌دهد. p>

· هم زبان و روش‌های پوشش عملکردی SystemVerilog و هم زبان پوشش عملکردی SystemVerilog را پوشش می‌دهد؛

· مثال‌های عملی از چیستی، چگونه و چرایی روش‌های تأیید مبتنی بر ادعا و پوشش عملکردی ارائه می‌دهد.

p>· هر مفهوم را به صورت گام به گام توضیح می دهد و آن را در یک مثال عملی از زندگی واقعی به کار می برد؛

· شامل 6 آزمایشگاه عملی است که خوانندگان را قادر می سازد تا مفاهیم توضیح داده شده در کتاب را عملی کنند.

This book provides a hands-on, application-oriented guide to the language and methodology of both SystemVerilog Assertions and SystemVerilog Functional Coverage. Readers will benefit from the step-by-step approach to functional hardware verification using SystemVerilog Assertions and Functional Coverage, which will enable them to uncover hidden and hard to find bugs, point directly to the source of the bug, provide for a clean and easy way to model complex timing checks and objectively answer the question ‘have we functionally verified everything’. Written by a professional end-user of ASIC/SoC/CPU and FPGA design and Verification, this book explains each concept with easy to understand examples, simulation logs and applications derived from real projects. Readers will be empowered to tackle the modeling of complex checkers for functional verification, thereby drastically reducing their time to design and debug.

This updated second edition addresses the latest functional set released in IEEE-1800 (2012) LRM, including numerous additional operators and features. Additionally, many of the Concurrent Assertions/Operators explanations are enhanced, with the addition of more examples and figures.

· Covers in its entirety the latest IEEE-1800 2012 LRM syntax and semantics;

· Covers both SystemVerilog Assertions and SystemVerilog Functional Coverage language and methodologies;

· Provides practical examples of the what, how and why of Assertion Based Verification and Functional Coverage methodologies;

· Explains each concept in a step-by-step fashion and applies it to a practical real life example;

· Includes 6 practical LABs that enable readers to put in practice the concepts explained in the book.

Front Matter....Pages i-xxxv
Introduction....Pages 1-8
SystemVerilog Assertions....Pages 9-29
Immediate Assertions....Pages 31-34
Concurrent Assertions—Basics (Sequence, Property, Assert)....Pages 35-65
Sampled Value Functions $rose, $fell, $stable, $past....Pages 67-79
Operators....Pages 81-145
System Functions and Tasks....Pages 147-153
Multiple Clocks....Pages 155-166
Local Variables....Pages 167-180
Recursive Property....Pages 181-186
Detecting and Using Endpoint of a Sequence....Pages 187-199
‘expect’....Pages 201-203
‘assume’ and Formal (Static Functional) Verification....Pages 205-206
Very Important Topics and Applications....Pages 207-246
Asynchronous Assertions!!!....Pages 247-250
IEEE-1800-2009/2012 Features....Pages 251-303
SystemVerilog Assertions LABs....Pages 305-341
SystemVerilog Assertions—LAB Answers....Pages 343-360
Functional Coverage....Pages 361-366
Functional Coverage—Language Features....Pages 367-390
Performance Implications of Coverage Methodology....Pages 391-394
Coverage Options....Pages 395-401
Back Matter....Pages 403-406