ورود به حساب

نام کاربری گذرواژه

گذرواژه را فراموش کردید؟ کلیک کنید

حساب کاربری ندارید؟ ساخت حساب

ساخت حساب کاربری

نام نام کاربری ایمیل شماره موبایل گذرواژه

برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید


09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب System Verilog For Design

دانلود کتاب سیستم Verilog برای طراحی

System Verilog For Design

مشخصات کتاب

System Verilog For Design

دسته بندی: فن آوری
ویرایش: 2nd 
نویسندگان: , , ,   
سری:  
ISBN (شابک) : 9780387333991, 0387333991 
ناشر: Springer 
سال نشر: 2006 
تعداد صفحات: 436 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 3 مگابایت

قیمت کتاب (تومان) : 31,000



ثبت امتیاز به این کتاب

میانگین امتیاز به این کتاب :
       تعداد امتیاز دهندگان : 12


در صورت تبدیل فایل کتاب System Verilog For Design به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب سیستم Verilog برای طراحی نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.


توضیحاتی در مورد کتاب سیستم Verilog برای طراحی

این کتاب در ویرایش دوم به روز شده خود به طور گسترده به صورت فصل به فصل بازبینی شده است. این کتاب به طور دقیق تغییرات نحوی و معنایی استاندارد زبان SystemVerilog را منعکس می کند و آن را به یک مرجع ضروری برای متخصصان سیستم تبدیل می کند که به آخرین اطلاعات نسخه نیاز دارند. علاوه بر این، نسخه دوم دارای فصل جدیدی است که SystemVerilog \"packages\" را توضیح می دهد، یک ضمیمه جدید که دستورالعمل های ترکیبی ارائه شده در سراسر کتاب را خلاصه می کند، و همه نمونه های کد به نحو نهایی به روز شده اند و با استفاده از جدیدترین ها اجرا می شوند. نسخه ابزارهای Synopsys، Mentor و Cadance.


توضیحاتی درمورد کتاب به خارجی

In its updated second edition, this book has been extensively revised on a chapter by chapter basis. The book accurately reflects the syntax and semantic changes to the SystemVerilog language standard, making it an essential reference for systems professionals who need the latest version information. In addition, the second edition features a new chapter explaining the SystemVerilog "packages", a new appendix that summarizes the synthesis guidelines presented throughout the book, and all of the code examples have been updated to the final syntax and rerun using the latest version of the Synopsys, Mentor, and Cadance tools.





نظرات کاربران

تمامی حقوق معنوی و مادی وبسایت متعلق به اینترنشنال لایبرری می باشد
نماد اعتماد الکترونیکی