Simultaneous Switching Noise of CMOS Devices and Systems

این مونوگراف تحقیقات اخیر ما را در مورد نویز سوئیچینگ همزمان (SSN) و مسائل مربوط به سیستم های مبتنی بر CMOS ارائه می دهد. اگرچه برخی از کارهای مرتبط با SSN قبلاً در ادبیات گزارش شده بود، اما عمدتاً برای گیت‌های منطق جفت امیتر (ECL) با استفاده از ترانزیستورهای اتصال دوقطبی (BJTs) بود. این کار حاضر تجزیه و تحلیل عمیقی را در مورد تخمین SSN و تأثیر آن برای دستگاه ها و سیستم های مبتنی بر CMOS پوشش می دهد. در حال حاضر صنایع نیمه هادی به سمت دستگاه های CMOS مقیاس شده و کاهش ولتاژ تغذیه حرکت می کنند. SSN همراه با نویز جفت شده ممکن است چگالی بسته بندی و در نتیجه فرکانس عملکرد سیستم های بسته بندی شده را محدود کند. هدف ما ارائه روش‌ها و الگوریتم‌های کارآمد و در عین حال قابل اعتماد برای تخمین مهار کلی نویز در مجموعه‌های بسته تک تراشه و چند تراشه است. ما امیدواریم که تکنیک ها و نتایج شرح داده شده در این کتاب به عنوان راهنما برای مهندسین طراحی، بسته بندی، و سیستم و دانشگاه های فعال در این زمینه مفید باشد. امیدواریم از طریق این مونوگراف، ضرورت تعاملات ضروری بین مهندسین طراحی تراشه، طراحی سیستم و طراحی بسته‌بندی برای طراحی و ساخت سیستم‌های بسته‌بندی بهینه را نشان داده باشیم. کارهای گزارش شده در این تک نگاری تا حدی توسط کمک مالی شرکت تحقیقاتی نیمه هادی (قرارداد SRC شماره 92-MP-086) حمایت شده است.

This monograph presents our recent research on Simultaneous Switching Noise (SSN) and related issues for CMOS based systems. Although some SSN related work was previously reported in the literature, it were mainly for Emitter Coupled Logic (ECL) gates using Bipolar Junction Transistors (BJTs). This present work covers in-depth analysis on estimating SSN and its impact for CMOS based devices and systems. At present semiconductor industries are moving towards scaled CMOS devices and reduced supply voltage. SSN together with coupled noise may limit the packing density, and thereby the frequency of operation of packaged systems. Our goal is to provide efficient and yet reliable methodologies and algorithms to estimate the overall noise containment in single chip and multi-chip package assemblies. We hope that the techniques and results described in this book will be useful as guides for design, package, and system engineers and academia working in this area. Through this monograph, we hope that we have shown the necessity of interactions that are essential between chip design, system design and package design engineers to design and manufacture optimal packaged systems. Work reported in this monograph was partially supported by the grant from Semiconductor Research Corporation (SRC Contract No. 92-MP-086).