Power Management of Digital Circuits in Deep Sub-Micron CMOS Technologies

در رژیم زیر میکرون عمیق، مصرف برق به یکی از مهمترین مسائل برای طراحی رقابتی مدارهای دیجیتال تبدیل شده است. با توجه به افزایش چشمگیر جریان های نشتی، مصرف برق مانند گذشته از مقیاس بندی فناوری استفاده نمی کند. تکنیک های کاهش توان پیشرفته مانند استفاده از ولتاژهای چندگانه منبع تغذیه و آستانه، اجبار کردن پشته ترانزیستور و گیت برق با توجه به قابلیت اجرا و صرفه جویی در توان مورد بحث قرار می گیرند. تمرکز به ویژه بر وابستگی های فناوری، تغییرات فرآیند و مقیاس بندی فناوری داده شده است. مسائل طراحی و پیاده سازی با توجه به مبادله بین کاهش توان، کاهش عملکرد و محدودیت های سطح سیستم مورد بحث قرار می گیرد. یک جریان طراحی کامل از بالا به پایین برای تکنیک‌های راه‌اندازی قدرت نشان داده شده است که روش‌های طراحی جدید را برای کار اندازه سوئیچ و بلوک‌های مدار برای حفظ داده و فعال‌سازی بلوک معرفی می‌کند. نسبت کاهش نشتی و حداقل زمان قطع برق به عنوان ارقام شایستگی برای توصیف تکنیک گیتینگ قدرت در سطح سیستم و ارتباط با پارامترهای مدار فیزیکی معرفی شده‌اند. مدیریت توان مدارهای دیجیتال در فناوری‌های CMOS زیر میکرون عمیق عمدتاً با طراحی مدار سروکار دارد، اما به رابط بین طراحی سطح مدار و سیستم از یک طرف و بین مدار و طراحی فیزیکی از طرف دیگر می‌پردازد.

In the deep sub-micron regime, the power consumption has become one of the most important issues for competitive design of digital circuits. Due to dramatically increasing leakage currents, the power consumption does not take advantage of technology scaling as before. State-of-art power reduction techniques like the use of multiple supply and threshold voltages, transistor stack forcing and power gating are discussed with respect to implementation and power saving capability. Focus is given especially on technology dependencies, process variations and technology scaling. Design and implementation issues are discussed with respect to the trade-off between power reduction, performance degradation, and system level constraints. A complete top-down design flow is demonstrated for power gating techniques introducing new design methodologies for the switch sizing task and circuit blocks for data-retention and block activation. The leakage reduction ratio and the minimum power-down time are introduced as figures of merit to describe the power gating technique on system level and give a relation to physical circuit parameters. Power Management of Digital Circuits in Deep Sub-Micron CMOS Technologies mainly deals with circuit design but also addresses the interface between circuit and system level design on the one side and between circuit and physical design on the other side.