Nanometer Technology Designs High-Quality Delay Tests

در حالی که استفاده از فناوری‌های ساخت جدیدتر و بهتر، یکپارچگی بالاتری را فراهم می‌کند و عملکرد را افزایش می‌دهد، همچنین انواع عیوب ساخت را افزایش می‌دهد. با اندازه طراحی در میلیون‌ها گیت و فرکانس کاری در گیگاهرتز، نقص‌های مربوط به زمان‌بندی به نسبت بالایی از کل نقص‌های تراشه تبدیل شده‌اند. برای طراحی‌های فناوری نانومتری، روش‌های آزمایش سنتی نمی‌توانند سطح کیفیت بالای تراشه‌ها را تضمین کنند و آزمایش‌های سرعت با استفاده از مدل خطای تاخیر در مسیر و انتقال به یک الزام در فناوری‌های زیر 180 نانومتر تبدیل شده است.

<. EM>طراحی‌های فناوری نانومتر: تست‌های تاخیری با کیفیت بالا این چالش‌ها را به تفصیل مورد بحث قرار می‌دهد و تکنیک‌ها و روش‌های جدیدی را برای بهبود کیفیت کلی آزمون تاخیر برای طرح‌های فناوری نانو پیشنهاد می‌کند. موضوعات تحت پوشش عبارتند از:

• چالش‌های تست سریع برای فناوری نانو
• طراحی کم‌هزینه سازگار با آزمایش‌کنندگان -تکنیک‌های تست
• بهبود کیفیت تست روش‌های تست سرعت فعلی
• از لحاظ عملکردی غیر فعال- تولید لیست خطاهای قابل آزمایش و اجتناب
• ATPG مبتنی بر زمان برای غربالگری خطاهای تاخیر کوچک
• سریع‌تر -تست بیش از سرعت با در نظر گرفتن نویز منبع تغذیه
• تحمل صدای منبع تغذیه در سرعت تولید و کاربرد الگوی آزمایش
• راه‌حل‌هایی برای مقابله با مشکلات تداخل و یکپارچگی سیگنال

طراحی‌های فناوری نانومتر: تست‌های تاخیری با کیفیت بالا< /STRONG> مرجعی است برای مهندسان و محققان شاغل در صنعت و دانشگاه که علاقه مند به یادگیری و اجرای پیشرفته ترین روش ها در تست تاخیر نانومتری هستند.

While adopting newer, better fabrication technologies provides higher integration and enhances performance, it also increases the types of manufacturing defects. With design size in millions of gates and working frequency in GHz, timing-related defects have become a high proportion of the total chip defects. For nanometer technology designs, the traditional test methods cannot ensure a high quality level of chips, and at-speed tests using path and transition delay fault model have become a requirement in technologies below 180nm.

Nanometer Technology Designs: High-Quality Delay Tests discusses these challenges in detail and proposes new techniques and methodologies to improve the overall quality of the delay test for nanotechnology designs. Topics covered include:

• At-speed test challenges for nanotechnology
• Low-cost tester-friendly design-for-test techniques
• Improving test quality of current at-speed test methods
• Functionally un-testable fault list generation and avoidance
• Timing-based ATPG for screening small delay faults
• Faster-than-at-speed test considering power supply noise
• Power supply noise tolerant at-speed test pattern generation and application
• Solutions for dealing with crosstalk and signal integrity issues

Nanometer Technology Designs: High-Quality Delay Tests is a reference for practicing engineers and researchers in both industry and academia who are interested in learning about and implementing the most-advanced methods in nanometer delay testing.