High-Level Verification: Methods and Tools for Verification of System-Level Designs

این کتاب به مشکل تأیید طراحی با دیدگاهی در جهت تسریع روند تأیید با توسعه روش‌هایی می‌پردازد که در سطوح انتزاع بالاتر از RTL یا توصیف‌های منطقی همزمان اعمال می‌شوند. معمولاً چنین توصیفاتی عملکرد طراحی را در سطح سیستم نشان می دهد، از این رو منطقه موضوع به عنوان تأیید سطح سیستم نیز نامیده می شود. از آنجایی که چنین توصیف‌هایی می‌توانند نرم‌افزار، به‌ویژه درایورهای دستگاه یا سایر نرم‌افزارهای تعبیه‌شده را نیز به تصویر بکشند، این کتاب هم برای طراحان سخت‌افزار و هم برای طراحان نرم‌افزار جالب خواهد بود. و همچنین در اصلاح تدریجی فرآیند طراحی. این اصلاحات را می توان به صورت دستی یا از طریق ابزارهای تفصیلی انجام داد. این کتاب تأیید ویژگی‌های خاص در طرح‌هایی که با استفاده از زبان‌های سطح بالا نوشته شده‌اند را مورد بحث قرار می‌دهد و همچنین بررسی می‌کند که پیاده‌سازی‌های اصلاح‌شده معادل مشخصات سطح بالا هستند. تازگی هر یک از این تکنیک ها این است که از ترکیبی از تکنیک های رسمی برای انجام تأیید مقیاس پذیر طراحی های سیستم به طور کاملاً خودکار استفاده می کنند.

تکنیک های تأیید ارائه شده در این کتاب شامل روش هایی برای تأیید ویژگی های طراحی های سطح بالا و روش‌هایی برای تأیید اینکه ترجمه از طراحی سطح بالا به طراحی سطح پایین ثبت زبان انتقال (RTL) معنایی را حفظ می‌کند. با استفاده از این تکنیک‌ها، این تکنیک‌ها تضمین می‌کنند که ویژگی‌های تأیید شده در طراحی سطح بالا از طریق ترجمه به RTL سطح پایین حفظ می‌شوند.

• به دست اندرکاران صنعت که قبلاً با سنتز سطح بالا درگیر بوده اند، مرجع ارزشمندی برای تأیید سطح بالا ارائه می دهد؛

• از ترکیبی از تکنیک های رسمی برای انجام این کار استفاده می کند. تأیید مقیاس پذیر طراحی های سیستم به طور کاملاً خودکار؛

• تکنیک هایی را ارائه می دهد که تضمین می کند ویژگی های تأیید شده در طراحی سطح بالا از طریق ترجمه به RTL سطح پایین حفظ می شوند. /ul>
  • نوشته شده توسط محققانی که در طراحی سخت افزار و نرم افزار اصلی کار می کنند و شامل نتایجی از دانشگاه و صنعت است
  �
  �
  
  
  
  < br>
  
  �
  
  

This book looks at the problem of design verification with a view towards speeding up the process of verification by developing methods that apply to levels of abstraction above RTL or synchronous logic descriptions. Typically such descriptions capture design functionality at the system level, hence the topic area is also referred to as system level verification. Since such descriptions can also capture software, especially device drivers or other embedded software, this book will be of interest to both hardware and software designers.
�
The methodology presented in this book relies upon advances in synthesis techniques, as well as on incremental refinement of the design process. These refinements can be done manually or through elaboration tools. This book discusses verification of specific properties in designs written using high-level languages, as well as checking that the refined implementations are equivalent to their high-level specifications. The novelty of each of these techniques is that they use a combination of formal techniques to do scalable verification of system designs completely automatically.

The verification techniques presented in this book include methods for verifying properties of high-level designs and methods for verifying that the translation from high-level design to a low-level Register Transfer Language (RTL) design preserves semantics. Used together, these techniques guarantee that properties verified in the high-level design are preserved through the translation to low-level RTL.

• Offers industry practitioners already involved with high-level synthesis an invaluable reference to high-level verification;

• Uses a combination of formal techniques to do scalable verification of system designs completely automatically;

• Presents techniques that guarantee properties verified in the high-level design are preserved through the translation to low-level RTL;

• Written by researchers working in mainstream hardware and software design and includes results from both academia and industry