Hierarchical Modeling for VLSI Circuit Testing

تولید تست یکی از دشوارترین کارهایی است که طراح سیستم های دیجیتالی پیچیده مبتنی بر VLSI با آن روبروست. بخش اعظم این دشواری ناشی از استفاده تقریباً همگانی در آزمایش مدارهای پایین، سطح دروازه و مدل‌های خطا است که پیش از فناوری مدارهای مجتمع ساخته شده‌اند. مدت‌هاست که مشخص شده است که مشکل تست را می‌توان با استفاده از روش‌های سطح بالاتر که در آن ماژول‌ها یا سلول‌های چند دروازه‌ای اجزای اولیه در تولید آزمایش هستند، کاهش داد. با این حال، توسعه چنین روش هایی بسیار کند پیش رفته است. برای قابل قبول بودن، رویکردهای سطح بالا باید برای اکثر انواع مدارهای دیجیتال قابل اجرا باشند و باید پوشش خطا را با روش های سنتی و سطح پایین ارائه دهند. مشکل پوشش خطا، به دلیل اتکای مداوم در صنعت آزمایش به مدل خطای تک خط چسبیده (SSL)، که به شدت به سطح گیت انتزاع وابسته است، شاید حل نشدنی ترین مشکل بوده است. این تک نگاری رویکرد جدیدی را برای حل مشکل فوق ارائه می دهد. این مبتنی بر استفاده سیستماتیک از بردارهای چند بیتی به جای بیت های تک برای نمایش سیگنال های منطقی، از جمله سیگنال های خطا است. یک مدار به عنوان مجموعه ای از اجزای سطح بالا مانند جمع کننده ها، مالتی پلکسرها و ثبات ها دیده می شود که توسط گذرگاه های n بیتی به هم متصل شده اند. برای مطابقت با این مدل مدار سطح بالا، یک خطای باس سطح بالا را معرفی می کنیم که در واقع تعداد زیادی از خطاهای SSL را جایگزین می کند و امکان آزمایش موازی آنها را فراهم می کند. با این حال، با کاهش اندازه اتوبوس از n به یک، می‌توانیم مدار و مدل‌های سطح دروازه سنتی را بدست آوریم.

Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob­ lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models.