FPGA-Based System Design

Cover......Page 1
Contents......Page 6
Preface......Page 12
  1.2.1 Boolean Algebra......Page 16
  1.2.2 Schematics and Logic Symbols......Page 21
  1.3.1 The Role of FPGAs......Page 22
  1.3.2 FPGA Types......Page 24
  1.3.3 FPGAs vs. Custom VLSI......Page 26
  1.4.1 Goals and Techniques......Page 28
  1.4.2 Hierarchical Design......Page 30
  1.4.3 Design Abstraction......Page 32
  1.4.4 Methodologies......Page 36
 1.5 Summary......Page 37
 1.6 Problems......Page 38
 2.1 Introduction......Page 40
 2.2 Manufacturing Processes......Page 41
 2.3 Transistor Characteristics......Page 45
 2.4 CMOS Logic Gates......Page 53
  2.4.1 Static Complementary Gates......Page 54
  2.4.2 Gate Delay......Page 59
  2.4.3 Power Consumption......Page 67
  2.4.4 Driving Large Loads......Page 70
  2.4.5 Low-Power Gates......Page 71
  2.4.6 Switch Logic......Page 77
 2.5 Wires......Page 81
  2.5.1 Wire Structures......Page 82
  2.5.2 Wire Parasitics......Page 83
  2.5.3 Models for Wires......Page 88
  2.5.4 Delay Through an RC Transmission Line......Page 89
  2.5.5 Buffer Insertion in RC Transmission Lines......Page 92
  2.5.6 Crosstalk Between RC Wires......Page 94
  2.6.1 Register Structures......Page 97
  2.6.2 Random-Access Memory......Page 99
  2.7.1 Packages......Page 110
  2.7.2 Pads......Page 114
 2.9 Problems......Page 116
 3.2 FPGA Architectures......Page 120
  3.3.1 Overview......Page 125
  3.3.2 Logic Elements......Page 126
  3.3.3 Interconnection Networks......Page 132
  3.3.4 Configuration......Page 139
 3.4 Permanently Programmed FPGAs......Page 142
  3.4.2 Flash Configuration......Page 143
  3.4.3 Logic Blocks......Page 144
  3.4.4 Interconnection Networks......Page 149
  3.4.5 Programming......Page 150
 3.5 Chip I/O......Page 151
  3.6.1 Logic Elements......Page 156
  3.6.2 Interconnect......Page 165
 3.7 Architecture of FPGA Fabrics......Page 170
  3.7.1 Logic Element Parameters......Page 172
  3.7.2 Interconnect Architecture......Page 175
  3.7.3 Pinout......Page 176
 3.9 Problems......Page 177
 4.1 Introduction......Page 180
 4.2 The Logic Design Process......Page 181
 4.3 Hardware Description Languages......Page 212
  4.3.1 Modeling with HDLs......Page 213
  4.3.2 Verilog......Page 219
  4.3.3 VHDL......Page 222
 4.4 Combinational Network Delay......Page 228
  4.4.1 Delay Specifications......Page 229
  4.4.2 Gate and Wire Delay......Page 230
  4.4.3 Fanout......Page 232
  4.4.4 Path Delay......Page 233
  4.4.5 Delay and Physical Design......Page 237
  4.5.1 Glitching Analysis and Optimization......Page 243
 4.6 Arithmetic Logic......Page 244
  4.6.1 Number Representations......Page 245
  4.6.2 Combinational Shifters......Page 246
  4.6.3 Adders......Page 247
  4.6.4 ALUs......Page 258
  4.6.5 Multipliers......Page 260
 4.7 Logic Implementation for FPGAs......Page 270
  4.7.1 Syntax-Directed Translation......Page 271
  4.7.2 Logic Implementation by Macro......Page 272
  4.7.3 Logic Synthesis......Page 273
  4.7.4 Technology-Independent Logic Optimization......Page 275
  4.7.5 Technology-Dependent Logic Optimizations......Page 282
  4.7.6 Logic Synthesis for FPGAs......Page 283
 4.8 Physical Design for FPGAs......Page 284
  4.8.1 Placement......Page 286
  4.8.2 Routing......Page 292
 4.9 The Logic Design Process Revisited......Page 295
 4.11 Problems......Page 318
 5.1 Introduction......Page 324
 5.2 The Sequential Machine Design Process......Page 325
  5.3.1 State Transition and Register-Transfer Models......Page 327
  5.3.2 Finite-State Machine Theory......Page 334
  5.3.3 State Assignment......Page 338
  5.3.4 Verilog Modeling Styles......Page 343
 5.4 Rules for Clocking......Page 352
  5.4.1 Flip-Flops and Latches......Page 353
  5.4.2 Clocking Disciplines......Page 355
 5.5 Performance Analysis......Page 363
  5.5.1 Performance of Flip-Flop-Based Systems......Page 364
  5.5.2 Performance of Latch-Based Systems......Page 368
  5.5.3 Clock Skew......Page 370
 5.6 Power Optimization......Page 381
 5.7 Summary......Page 382
 5.8 Problems......Page 383
 6.2 Behavioral Design......Page 386
  6.2.1 Data Path-Controller Architectures......Page 387
  6.2.2 Scheduling and Allocation......Page 388
  6.2.3 Power......Page 417
  6.2.4 Pipelining......Page 419
 6.3 Design Methodologies......Page 429
  6.3.1 Design Processes......Page 430
  6.3.2 Design Standards......Page 432
  6.3.3 Design Verification......Page 435
  6.4.1 Digital Signal Processor......Page 437
 6.6 Problems......Page 447
 7.2 Busses......Page 452
  7.2.1 Protocols and Specifications......Page 453
  7.2.2 Logic Design for Busses......Page 458
  7.2.3 Microprocessor and System Busses......Page 465
 7.3 Platform FPGAs......Page 470
  7.3.1 Platform FPGA Architectures......Page 471
  7.3.2 Serial I/O......Page 478
  7.3.3 Memories......Page 480
  7.3.4 CPUs and Embedded Multipliers......Page 481
  7.4.1 Constraints on Multi-FPGA Systems......Page 487
  7.4.2 Interconnecting Multiple FPGAs......Page 488
  7.4.3 Multi-FPGA Partitioning......Page 491
 7.5 Novel Architectures......Page 493
  7.5.2 Alternative FPGA Fabrics......Page 494
 7.7 Problems......Page 496
 A......Page 500
 C......Page 501
 D......Page 503
 F......Page 504
 L......Page 505
 O......Page 506
 P......Page 507
 S......Page 509
 T......Page 511
 X......Page 512
  B.2.1 Syntactic Elements......Page 514
  B.2.3 Operators......Page 515
  B.2.4 Statements......Page 516
  B.2.5 Modules and Program Units......Page 517
  B.2.6 Simulation Control......Page 518
  B.3.2 Data Types and Declarations......Page 519
  B.3.4 Sequential Statements......Page 520
  B.3.6 Design Units......Page 522
  B.3.7 Processes......Page 523
References......Page 526
 B......Page 534
 C......Page 535
 D......Page 536
 F......Page 537
 I......Page 538
 M......Page 539
 P......Page 540
 R......Page 541
 S......Page 542
 T......Page 543
 W......Page 544
 Y......Page 545