Formal Semantics for VHDL

مشخص شده است که طراحی رسمی و روش‌های تأیید یک نیاز مهم برای دستیابی به طراحی‌های سیستم با کیفیت بالا است. این زمینه در طی چند سال اخیر بسیار پیشرفت کرده است و نتیجه آن این واقعیت است که روش‌های طراحی رسمی و تأیید امروزه توسط چندین ابزار، هم تجاری و هم دانشگاهی پشتیبانی می‌شوند.
اگر قرار است ابزارها و کاربران مختلف یک زبان را تولید و بخوانند، لازم است که معنای یکسانی توسط آنها به همه ساختارها و عناصر زبان اختصاص داده شود. کتابچه راهنمای مرجع زبان استاندارد VHDL استاندارد فعلی IEEE (LRM) سعی می کند VHDL را تا حد امکان به روشی توصیفی تعریف کند و معنای شناسی را به زبان انگلیسی توضیح دهد. اما حفظ دقت و وضوح در معنایی که به این شکل تعریف شده است بسیار دشوار است، و همین باعث شده است که بسیاری از تصورات نادرست و تفسیرهای متناقض ایجاد شود.
معناشناسی رسمی برای VHDL اولین کتابی است که مجموعه‌ای منسجم از معناشناسی را برای زبان VHDL ارائه می‌کند. فصل‌ها چندین معناشناسی را بر اساس فرمالیسم زیربنایی متفاوتی توصیف می‌کنند: دو تای آن‌ها از شبکه‌های پتری به‌عنوان زبان مقصد استفاده می‌کنند و دو تای آن‌ها از منطق مرتبه بالاتر استفاده می‌کنند. دو نفر از مفاهیم کاربردی استفاده می کنند و در نهایت دیگری از مفهوم جبرهای در حال تکامل استفاده می کند.
معناشناسی رسمی برای VHDL خواندنی ضروری برای محققان در روش های رسمی است و می تواند به عنوان متنی برای یک دوره پیشرفته در این زمینه استفاده شود.

It is recognized that formal design and verification methods are an important requirement for the attainment of high quality system designs. The field has evolved enormously during the last few years, resulting in the fact that formal design and verification methods are nowadays supported by several tools, both commercial and academic.
If different tools and users are to generate and read the same language then it is necessary that the same semantics is assigned by them to all constructs and elements of the language. The current IEEE standard VHDL language reference manual (LRM) tries to define VHDL as well as possible in a descriptive way, explaining the semantics in English. But rigor and clarity are very hard to maintain in a semantics defined in this way, and that has already given rise to many misconceptions and contradictory interpretations.
Formal Semantics for VHDL is the first book that puts forward a cohesive set of semantics for the VHDL language. The chapters describe several semantics each based on a different underlying formalism: two of them use Petri nets as target language, and two of them higher order logic. Two use functional concepts, and finally another uses the concept of evolving algebras.
Formal Semantics for VHDL is essential reading for researchers in formal methods and can be used as a text for an advanced course on the subject.