Direct Transistor-level Layout for Digital Blocks

روش‌های طراحی مبتنی بر سلول بر تولید طرح مدارهای دیجیتال غالب شده‌اند. متأسفانه، تقاضاهای رو به رشد برای قابلیت حمل فرآیند شفاف، افزایش عملکرد، و اندازه دستگاه در سطح پایین برای زمان/قدرت در یک کتابخانه سلول ثابت به خوبی مدیریت نمی شود.
طرح‌بندی مستقیم در سطح ترانزیستور برای بلوک‌های دیجیتال یک رویکرد طرح‌بندی مستقیم در سطح ترانزیستور را برای بلوک‌های کوچک منطق دیجیتال سفارشی به‌عنوان جایگزینی پیشنهاد می‌کند که خواسته‌های انعطاف‌پذیری در سطح دستگاه را بهتر برآورده می‌کند. این رویکرد بهینه‌سازی‌های ضروری در سطح شکل را به تصویر می‌کشد، اما به راحتی در فهرست‌های شبکه با هزاران دستگاه مقیاس می‌شود و بهینه‌سازی زمان‌بندی را در طول طرح‌بندی ترکیب می‌کند. ایده کلیدی، شناسایی اولیه گروه‌های دستگاه MOS ادغام شده با انتشار ضروری، و حفظ آن‌ها به شکل هندسی غیرمتعهد تا پایان جایگذاری دقیق است. به طور کلی، گروه‌های ضروری زود از فهرست شبکه در سطح ترانزیستور استخراج می‌شوند، در سطح جهانی قرار می‌گیرند، به صورت محلی بهینه می‌شوند، و در نهایت هر کدام به یک شکل سطح شکل خاصی متعهد می‌شوند در حالی که همزمان برای چگالی و مسیریابی بهینه می‌شوند.
نقص اساسی در تلاش‌های قبلی، اتکای بیش از حد به مفروضات هندسی از الگوریتم‌های طرح‌بندی مبتنی بر سلول در مقیاس بزرگ است. ترانزیستورهای منفرد ممکن است ساده به نظر برسند، اما مانند گیت ها بسته بندی نمی شوند. الگوریتم‌هایی که این مسائل مربوط به سطح شکل را نادیده می‌گیرند، زمانی که هزاران دستگاه ضعیف بسته‌بندی شوند، عواقب آن را متحمل می‌شوند. رویکرد توصیف شده در این کتاب می‌تواند دستگاه‌ها را بسیار متراکم‌تر از یک طرح‌بندی مبتنی بر سلول معمولی بسته‌بندی کند.
طرح‌بندی سطح ترانزیستور مستقیم برای بلوک‌های دیجیتال یک کار مرجع جامع در مورد بهینه‌سازی طرح‌بندی در سطح دستگاه است. که برای طراحان ابزار و مدار CAD ارزشمند خواهد بود.

Cell-based design methodologies have dominated layout generation of digital circuits. Unfortunately, the growing demands for transparent process portability, increased performance, and low-level device sizing for timing/power are poorly handled in a fixed cell library.
Direct Transistor-Level Layout For Digital Blocks proposes a direct transistor-level layout approach for small blocks of custom digital logic as an alternative that better accommodates demands for device-level flexibility. This approach captures essential shape-level optimizations, yet scales easily to netlists with thousands of devices, and incorporates timing optimization during layout. The key idea is early identification of essential diffusion-merged MOS device groups, and their preservation in an uncommitted geometric form until the very end of detailed placement. Roughly speaking, essential groups are extracted early from the transistor-level netlist, placed globally, optimized locally, and then finally committed each to a specific shape-level form while concurrently optimizing for both density and routability.
The essential flaw in prior efforts is an over-reliance on geometric assumptions from large-scale cell-based layout algorithms. Individual transistors may seem simple, but they do not pack as gates do. Algorithms that ignore these shape-level issues suffer the consequences when thousands of devices are poorly packed. The approach described in this book can pack devices much more densely than a typical cell-based layout.
Direct Transistor-Level Layout For Digital Blocks is a comprehensive reference work on device-level layout optimization, which will be valuable to CAD tool and circuit designers.