Digital Timing Macromodeling for VLSI Design Verification

Macromodeling زمان‌بندی دیجیتال برای تأیید طراحی VLSI اول از همه تاریخچه گسترده‌ای از توسعه تکنیک‌های شبیه‌سازی ارائه می‌دهد. این بحث مفصلی از تکنیک‌های مختلف پیاده‌سازی شده در مدار، زمان‌بندی، زمان‌بندی سریع، زمان‌بندی سطح سوئیچ، سطح سوئیچ و شبیه‌سازی سطح دروازه ارائه می‌کند. همچنین روش های شبیه سازی حالت مختلط و تجزیه و تحلیل اتصال را مورد بحث قرار می دهد. بررسی در فصل 2 درک درستی از مزایا و معایب بسیاری از تکنیک های بکار رفته در مدل های ماکرو دیجیتال مدرن ارائه می دهد.
این کتاب همچنین طیف گسترده‌ای از تکنیک‌ها را برای انجام مدل‌سازی ماکرو غیرخطی زیرمدارهای دیجیتال MOS ارائه می‌کند که تعداد زیادی از کاستی‌ها را در مدل‌های ماکرو MOS دیجیتال موجود برطرف می‌کند. به طور خاص، تکنیک ها به جزئیات مدل دستگاه، ظرفیت کوپلینگ ترانزیستور، مدولاسیون طول کانال موثر، کاهش سری ترانزیستور، رسانایی موثر، وابستگی ترمینال ورودی، ظرفیت انگلی گیت، اثر بدنه، تاثیر اتصالات انگلی RC و اثر دروازه های انتقال این تکنیک‌ها به منابع اصلی خطاها در تکنیک‌های مدل‌سازی کلان موجود می‌پردازند، که اگر قرار است مدل‌سازی کلان در ابزارهای CAD تجاری توسط طراحان تراشه پذیرفته شود، باید به آنها رسیدگی شود. تکنیک های ارائه شده در فصل های 4-6 را می توان در ماکرومدل های دیگر پیاده سازی کرد و با استفاده از مدل کلان ارائه شده در فصل 3 نشان داده شده است. بنابراین طیف گسترده ای از کاربرد این تکنیک ها را نشان می دهد.

Digital Timing Macromodeling for VLSI Design Verification first of all provides an extensive history of the development of simulation techniques. It presents detailed discussion of the various techniques implemented in circuit, timing, fast-timing, switch-level timing, switch-level, and gate-level simulation. It also discusses mixed-mode simulation and interconnection analysis methods. The review in Chapter 2 gives an understanding of the advantages and disadvantages of the many techniques applied in modern digital macromodels.
The book also presents a wide variety of techniques for performing nonlinear macromodeling of digital MOS subcircuits which address a large number of shortcomings in existing digital MOS macromodels. Specifically, the techniques address the device model detail, transistor coupling capacitance, effective channel length modulation, series transistor reduction, effective transconductance, input terminal dependence, gate parasitic capacitance, the body effect, the impact of parasitic RC-interconnects, and the effect of transmission gates. The techniques address major sources of errors in existing macromodeling techniques, which must be addressed if macromodeling is to be accepted in commercial CAD tools by chip designers. The techniques presented in Chapters 4-6 can be implemented in other macromodels, and are demonstrated using the macromodel presented in Chapter 3. The new techniques are validated over an extremely wide range of operating conditions: much wider than has been presented for previous macromodels, thus demonstrating the wide range of applicability of these techniques.