ورود به حساب

نام کاربری گذرواژه

گذرواژه را فراموش کردید؟ کلیک کنید

حساب کاربری ندارید؟ ساخت حساب

ساخت حساب کاربری

نام نام کاربری ایمیل شماره موبایل گذرواژه

برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید


09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب Digital system design with SystemVerilog

دانلود کتاب طراحی سیستم دیجیتال با SystemVerilog

Digital system design with SystemVerilog

مشخصات کتاب

Digital system design with SystemVerilog

ویرایش:  
نویسندگان:   
سری: Prentice Hall Modern Semiconductor Design Series' Sub Series 
ISBN (شابک) : 0137045794, 9780137045792 
ناشر: Prentice Hall 
سال نشر: 2009;2010 
تعداد صفحات: 403 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 2 مگابایت

قیمت کتاب (تومان) : 42,000



ثبت امتیاز به این کتاب

میانگین امتیاز به این کتاب :
       تعداد امتیاز دهندگان : 8


در صورت تبدیل فایل کتاب Digital system design with SystemVerilog به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب طراحی سیستم دیجیتال با SystemVerilog نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.


توضیحاتی در مورد کتاب طراحی سیستم دیجیتال با SystemVerilog

راهنمای قطعی و به‌روز طراحی دیجیتال با SystemVerilog: مفاهیم، ​​تکنیک‌ها و کد برای طراحی پیشرفته‌ترین سخت‌افزار دیجیتال، مهندسان ابتدا عملکرد را در زبان توصیف سخت‌افزار سطح بالا (HDL) مشخص می‌کنند - و قدرتمندترین و مفیدترین HDL امروزی SystemVerilog است که اکنون یک استاندارد IEEE است. "طراحی سیستم دیجیتال با SystemVerilog" اولین معرفی جامع برای SystemVerilog و تکنیک‌های طراحی سخت‌افزار دیجیتال معاصر است که با آن استفاده می‌شود. مارک زولینسکی بر اساس رویکرد اثبات شده پرفروش‌ترین "طراحی سیستم دیجیتال با VHDL" همه چیز را پوشش می‌دهد. مهندسان باید بدانند که کل فرآیند طراحی را با SystemVerilog خودکار کنند - از مدل‌سازی تا شبیه‌سازی عملکردی، سنتز، شبیه‌سازی زمان‌بندی و تأیید. Zwolinski از طریق حدود صد و پنجاه مثال عملی آموزش می‌دهد که هر کدام دارای نحو دقیق و اطلاعات عمیق کافی برای فعال کردن طراحی و تأیید سخت‌افزار سریع است. همه نمونه‌ها برای دانلود از وب‌سایت همراه کتاب، zwolinski.org در دسترس هستند. پوشش شامل استفاده از ابزارهای اتوماسیون طراحی الکترونیکی با منطق قابل برنامه‌ریزی و فناوری‌های ASIC اصول اساسی جبر بولی و طراحی منطق ترکیبی، با بحث در مورد زمان‌بندی و خطرات تکنیک‌های مدل‌سازی هسته: بلوک‌های ساختمان ترکیبی، بافرها، رمزگشاها، رمزگذارها، مالتی پلکس‌ها، جمع‌کننده‌ها و بررسی‌کننده‌های برابری بلوک‌های ساختمانی متوالی: چفت‌ها، فلیپ فلاپ‌ها، ثبات‌ها، شمارنده‌ها، حافظه و ضرب‌کننده‌های ترتیبی طراحی ماشین‌های حالت محدود: از نمودار ASM تا فلیپ فلاپ D، حالت بعدی و منطق خروجی مدل‌سازی رابط‌ها و بسته‌ها با SystemVerilog طراحی میزهای آزمایشی: معماری، تولید آزمایش تصادفی محدود، و تأیید مبتنی بر ادعا توصیف مدل‌های سنتز RTL و FPGA درک و پیاده‌سازی Design-for-TestExploring رفتار غیرعادی در مدارهای غیرهمگام-مشکل غیرهمزمان-مخلوط‌آمیز-همان زمان تجربه طراحی دیجیتال، نسخه‌های قدیمی‌تر Verilog یا VHDL، این کتاب به شما کمک می‌کند تا قدرت کامل SystemVerilog را کشف کرده و از آن به‌طور کامل استفاده کنید.


توضیحاتی درمورد کتاب به خارجی

The Definitive, Up-to-Date Guide to Digital Design with SystemVerilog: Concepts, Techniques, and CodeTo design state-of-the-art digital hardware, engineers first specify functionality in a high-level Hardware Description Language (HDL)--and today\'s most powerful, useful HDL is SystemVerilog, now an IEEE standard. \"Digital System Design with SystemVerilog\" is the first comprehensive introduction to both SystemVerilog and the contemporary digital hardware design techniques used with it.Building on the proven approach of his bestselling \"Digital System Design with VHDL,\" Mark Zwolinski covers everything engineers need to know to automate the entire design process with SystemVerilog--from modeling through functional simulation, synthesis, timing simulation, and verification. Zwolinski teaches through about a hundred and fifty practical examples, each with carefully detailed syntax and enough in-depth information to enable rapid hardware design and verification. All examples are available for download from the book\'s companion Web site, zwolinski.org.Coverage includesUsing electronic design automation tools with programmable logic and ASIC technologiesEssential principles of Boolean algebra and combinational logic design, with discussions of timing and hazardsCore modeling techniques: combinational building blocks, buffers, decoders, encoders, multiplexers, adders, and parity checkersSequential building blocks: latches, flip- flops, registers, counters, memory, and sequential multipliersDesigning finite state machines: from ASM chart to D flip-flops, next state, and output logicModeling interfaces and packages with SystemVerilogDesigning testbenches: architecture, constrained random test generation, and assertion-based verificationDescribing RTL and FPGA synthesis modelsUnderstanding and implementing Design-for-TestExploring anomalous behavior in asynchronous sequential circuitsPerforming Verilog-AMS and mixed-signal modelingWhatever your experience with digital design, older versions of Verilog, or VHDL, this book will help you discover SystemVerilog\'s full power and use it to the fullest.



فهرست مطالب

Cover......Page 1
Contents......Page 6
List of Figures......Page 14
List of Tables......Page 20
Preface......Page 22
Acknowledgments......Page 28
About the Author......Page 30
 1.1 Modern Digital Design......Page 32
  1.2.2 What is SystemVerilog?......Page 33
  1.2.4 Simulation......Page 34
  1.2.6 Reusability......Page 35
  1.2.7 Verification......Page 36
  1.2.8 Design Flow......Page 37
  1.3.1 Logic Gates......Page 39
  1.3.2 ASICs and FPGAs......Page 41
 1.4 Programmable Logic......Page 47
  1.5.1 Noise Margins......Page 50
  1.5.2 Fan-Out......Page 51
 Further Reading......Page 53
 Exercises......Page 54
  2.1.2 Operators......Page 56
  2.1.3 Truth Tables......Page 57
  2.1.5 De Morgan’s Law......Page 59
 2.2 Logic Gates......Page 60
 2.3 Combinational Logic Design......Page 61
  2.3.1 Logic Minimization......Page 63
  2.3.2 Karnaugh Maps......Page 64
 2.4 Timing......Page 68
  2.5.1 Integers......Page 71
  2.5.3 Floating Point Numbers......Page 72
  2.5.5 Gray Codes......Page 73
 Summary......Page 74
 Exercises......Page 75
 3.1 Modules and Files......Page 78
 3.2 Identifiers, Spaces, and Comments......Page 79
 3.3 Basic Gate Models......Page 81
 3.4 A Simple Netlist......Page 82
  3.6.1 SystemVerilog Operators......Page 83
 3.7 Delays......Page 84
 3.9 Testbenches......Page 87
 Exercises......Page 89
  4.1.1 2 to 1 Multiplexer......Page 92
  4.2.1 2 to 4 Decoder......Page 94
  4.2.2 Parameterizable Decoder......Page 96
  4.2.3 Seven-Segment Decoder......Page 97
  4.3.1 Don’t Cares and Uniqueness......Page 99
  4.4.1 Functional Model......Page 100
  4.4.2 Ripple Adder......Page 101
  4.4.3 Tasks......Page 102
 4.5 Parity Checker......Page 103
  4.6.1 Multi-Valued Logic......Page 104
 4.7 Testbenches for Combinational Blocks......Page 105
 Exercises......Page 107
  5.1.1 SR Latch......Page 110
  5.1.2 D Latch......Page 112
  5.2.2 Asynchronous Set and Reset......Page 113
  5.2.3 Synchronous Set and Reset and Clock Enable......Page 115
 5.3 JK and T Flip-Flops......Page 117
  5.4.2 Shift Registers......Page 119
  5.5.1 Binary Counter......Page 121
  5.5.2 Johnson Counter......Page 124
  5.5.3 Linear Feedback Shift Register......Page 126
 5.6 Memory......Page 128
  5.6.2 SRAM......Page 129
  5.6.3 Synchronous RAM......Page 130
 5.7 Sequential Multiplier......Page 131
  5.8.1 Clock Generation......Page 133
  5.8.3 Checking Responses......Page 135
 Exercises......Page 137
 6.1 Synchronous Sequential Systems......Page 140
  6.2.2 State Registers......Page 141
  6.2.3 Design of a Three-Bit Counter......Page 143
 6.3 Algorithmic State Machines......Page 145
  6.4.1 Hardware Implementation......Page 150
  6.4.2 State Assignment......Page 152
  6.4.3 State Minimization......Page 156
  6.5.1 A First Example......Page 160
  6.5.2 A Sequential Parity Detector......Page 163
  6.5.3 Vending Machine......Page 164
  6.5.4 Storing Data......Page 166
 6.6 Testbenches for State Machines......Page 168
 Exercises......Page 169
 7.1 Linked State Machines......Page 174
 7.2 Datapath/Controller Partitioning......Page 178
 7.3 Instructions......Page 181
 7.4 A Simple Microprocessor......Page 182
 7.5 SystemVerilog Model of a Simple Microprocessor......Page 187
 Exercises......Page 196
8. Writing Testbenches......Page 198
 8.1 Basic Testbenches......Page 199
  8.1.4 Dumping Responses......Page 200
 8.2 Testbench Structure......Page 201
  8.2.1 Programs......Page 203
  8.3.1 Object-Oriented Programming......Page 205
  8.3.2 Randomization......Page 207
 8.4 Assertion-Based Verification......Page 209
 Summary......Page 213
 Exercises......Page 214
 9.1 Event-Driven Simulation......Page 216
 9.2 SystemVerilog Simulation......Page 220
 9.3 Races......Page 223
  9.3.1 Avoiding Races......Page 224
 9.4 Delay Models......Page 225
 9.5 Simulator Tools......Page 226
 Exercises......Page 227
10. SystemVerilog Synthesis......Page 230
 10.1 RTL Synthesis......Page 231
  10.1.1 Non-Synthesizable SystemVerilog......Page 232
  10.1.2 Inferred Flip-Flops and Latches......Page 233
  10.1.3 Combinational Logic......Page 237
 10.2 Constraints......Page 241
  10.2.1 Attributes......Page 242
  10.2.2 Area and Structural Constraints......Page 243
  10.2.3 full_case and parallel_case Attributes......Page 245
 10.3 Synthesis for FPGAs......Page 247
 10.4 Behavioral Synthesis......Page 249
 10.5 Verifying Synthesis Results......Page 256
  10.5.1 Timing Simulation......Page 257
 Exercises......Page 259
 11.1 The Need for Testing......Page 262
 11.2 Fault Models......Page 263
  11.2.2 PLA Faults......Page 264
 11.3 Fault-Oriented Test Pattern Generation......Page 265
  11.3.1 Sensitive Path Algorithm......Page 266
  11.3.3 The D Algorithm......Page 268
  11.3.4 PODEM......Page 271
  11.3.5 Fault Collapsing......Page 272
 11.4 Fault Simulation......Page 273
  11.4.1 Parallel Fault Simulation......Page 274
  11.4.2 Concurrent Fault Simulation......Page 275
 Further Reading......Page 277
 Exercises......Page 278
12. Design for Testability......Page 282
 12.1 Ad hoc Testability Improvements......Page 283
 12.2 Structured Design for Test......Page 284
 12.3 Built-In Self-Test......Page 286
  12.3.1 Example......Page 288
  12.3.2 Built-In Logic Block Observation (BILBO)......Page 292
 12.4 Boundary Scan (IEEE 1149.1)......Page 295
 Exercises......Page 303
 13.1 Asynchronous Circuits......Page 308
  13.2.1 Informal Analysis......Page 312
  13.2.2 Formal Analysis......Page 314
 13.3 Design of Asynchronous Circuits......Page 316
 13.4 Asynchronous State Machines......Page 324
  13.5.1 The Fundamental Mode Restriction and Synchronous Circuits......Page 328
  13.5.2 SystemVerilog Modeling of Setup and Hold Time Violations......Page 329
  13.5.3 Metastability......Page 331
 Exercises......Page 333
14. Interfacing with the Analog World......Page 336
 14.1 Digital-to-Analog Converters......Page 337
 14.2 Analog-to-Digital Converters......Page 338
  14.3.1 Verilog-AMS Fundamentals......Page 341
  14.3.2 Contribution Statements......Page 344
  14.3.3 Mixed-Signal Modeling......Page 345
 14.4 Phased-Locked Loops......Page 350
 Summary......Page 354
 Exercises......Page 355
 A.1 Standards......Page 356
 A.2 SystemVerilog and Verilog Differences......Page 357
Answers to Selected Exercises......Page 362
Bibliography......Page 378
 A......Page 380
 C......Page 382
 D......Page 384
 E......Page 385
 F......Page 386
 H......Page 387
 K......Page 388
 M......Page 389
 N......Page 390
 P......Page 391
 R......Page 392
 S......Page 393
 T......Page 396
 V......Page 397
 X......Page 398




نظرات کاربران

تمامی حقوق معنوی و مادی وبسایت متعلق به اینترنشنال لایبرری می باشد
نماد اعتماد الکترونیکی