مشخصات کتاب

Design of Low-Power Coarse-Grained Reconfigurable Architectures

ویرایش: 1 
نویسندگان: Yoonjin Kim. Rabi N. Mahapatra  
سری:  
ISBN (شابک) : 1439825106, 9781439825105 
ناشر: CRC Press 
سال نشر: 2010 
تعداد صفحات: 215 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 6 مگابایت 

در صورت تبدیل فایل کتاب Design of Low-Power Coarse-Grained Reconfigurable Architectures به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب طراحی معماری‌های درشت دانه با قابلیت تنظیم مجدد کم مصرف نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.

توضیحاتی در مورد کتاب طراحی معماری‌های درشت دانه با قابلیت تنظیم مجدد کم مصرف

معماری قابل پیکربندی مجدد با دانه درشت (CGRA) به عنوان راه حلی برای بهینه سازی انعطاف پذیر و خاص برنامه های کاربردی سیستم های تعبیه شده ظاهر شده است. به شما کمک می کند تا مسائل مربوط به طراحی و ساخت سیستم های تعبیه شده را درک کنید، طراحی معماری های قابل پیکربندی مجدد با دانه درشت کم مصرف، چارچوب های جدیدی را برای بهینه سازی معماری اجزا در سیستم های تعبیه شده به منظور کاهش مساحت و صرفه جویی در مصرف ارائه می دهد. معیارهای کاربردی واقعی و شبیه‌سازی‌های سطح دروازه این چارچوب‌ها را اثبات می‌کنند. نیمه اول کتاب نحوه کاهش قدرت در کش پیکربندی را توضیح می دهد. نویسندگان یک تکنیک پیکربندی مجدد کم مصرف را بر اساس خط لوله سازی زمینه قابل استفاده مجدد ارائه می دهند که مفهوم استفاده مجدد از زمینه را با خط لوله سازی زمینه ادغام می کند. آنها همچنین فشرده‌سازی بافت پویا را پیشنهاد می‌کنند که می‌تواند از بیت‌های مورد نیاز کلمات متنی که برای فعال کردن و بیت‌های اضافی تنظیم شده برای غیرفعال کردن، پشتیبانی کند. علاوه بر این، آنها مدیریت زمینه پویا را برای کاهش مصرف انرژی در کش پیکربندی با کنترل عملیات خواندن/نوشتن کلمات متن اضافی مورد بحث قرار می‌دهند. با تمرکز بر طراحی یک آرایه عناصر پردازش مقرون به صرفه برای کاهش مساحت و مصرف انرژی، نیمه دوم متن پارچه آرایه ای مقرون به صرفه را ارائه می دهد که به طور منحصر به فرد عناصر پردازش و طرح های اتصال آنها را مجدداً مرتب می کند. این کتاب همچنین آرایه‌های محاسباتی قابل تنظیم مجدد سلسله مراتبی را توصیف می‌کند که از دو بلوک محاسباتی قابل تنظیم مجدد با دو نوع ساختار ارتباطی تشکیل شده‌اند. دو بلوک محاسباتی منابع مهمی را به اشتراک می گذارند و یک رابط ارتباطی کارآمد بین آنها ارائه می دهند و منطقه کلی را کاهش می دهند. فصل آخر یک رویکرد یکپارچه برای بهینه‌سازی دارد که از طرح‌های طراحی ارائه‌شده در فصل‌های قبلی استفاده می‌کند. با استفاده از یک مطالعه موردی، نویسندگان اثر هم افزایی ترکیب طرح‌های طراحی چندگانه را نشان می‌دهند.

توضیحاتی درمورد کتاب به خارجی

Coarse-grained reconfigurable architecture (CGRA) has emerged as a solution for flexible, application-specific optimization of embedded systems. Helping you understand the issues involved in designing and constructing embedded systems, Design of Low-Power Coarse-Grained Reconfigurable Architectures offers new frameworks for optimizing the architecture of components in embedded systems in order to decrease area and save power. Real application benchmarks and gate-level simulations substantiate these frameworks. The first half of the book explains how to reduce power in the configuration cache. The authors present a low-power reconfiguration technique based on reusable context pipelining that merges the concept of context reuse into context pipelining. They also propose dynamic context compression capable of supporting required bits of the context words set to enable and the redundant bits set to disable. In addition, they discuss dynamic context management for reducing power consumption in the configuration cache by controlling a read/write operation of the redundant context words. Focusing on the design of a cost-effective processing element array to reduce area and power consumption, the second half of the text presents a cost-effective array fabric that uniquely rearranges processing elements and their interconnection designs. The book also describes hierarchical reconfigurable computing arrays consisting of two reconfigurable computing blocks with two types of communication structure. The two computing blocks share critical resources, offering an efficient communication interface between them and reducing the overall area. The final chapter takes an integrated approach to optimization that draws on the design schemes presented in earlier chapters. Using a case study, the authors demonstrate the synergy effect of combining multiple design schemes.

فهرست مطالب

Design of Low-Power Coarse-Grained Reconfigurable Architectures......Page 2
Contents......Page 6
List of Figures......Page 12
List of Tables......Page 16
Preface......Page 18
1.1 Coarse-Grained Reconfigurable Architecture......Page 20
1.3 Overview of the Book\'s Contents......Page 22
2.2 Architecture......Page 26
2.2.1.1 RC Array......Page 27
2.2.1.3 Frame Buffer and DMA......Page 31
2.2.1.4 Context Memory......Page 32
2.2.2 REMARC......Page 33
2.2.2.1 Nano Processor Array Structure......Page 34
2.2.3 PACT-XPP......Page 36
2.2.3.2 Micro-Controller......Page 37
2.2.3.3 Processing Array......Page 38
2.2.4 ADRES......Page 39
2.2.5.1 Functional Units......Page 42
2.2.5.2 Configurable Interconnect......Page 43
2.2.6 PipeRench......Page 44
2.3.1 PACT-XPP - PARO......Page 46
2.3.3 ADRES - DRESC......Page 48
2.4.1 MorphoSys - Hierarchical Loop Synthesis......Page 50
2.4.1.3 Hierarchical Loop Synthesis......Page 52
2.4.2 ADRES - Modulo Scheduling......Page 54
2.5.2 PACT-XPP......Page 56
2.5.3 ADRES......Page 58
2.6 Summary......Page 60
3.1 Performance versus Flexibility for Embedded Systems......Page 64
3.2 Performance Evaluation Examples......Page 65
3.2.1.1 Motion Estimation for MPEG......Page 66
3.2.1.3 Automatic Target Recognition......Page 67
3.2.1.4 International Data Encryption Algorithm......Page 68
3.2.2.2 Image Processing Algorithm......Page 70
3.2.3 PACT-XPP......Page 72
3.2.4 PipeRench......Page 75
3.2.5 RDP......Page 76
3.3 Summary......Page 78
4.2 Reconfigurable Array Architecture Coupling with Processor......Page 80
4.3 Base Reconfigurable Array Architecture......Page 82
4.3.2 PE Array......Page 83
4.3.3 Frame Buffer......Page 84
4.3.5 Execution Controller......Page 85
4.5 Summary......Page 86
5.2.1 Base CGRA......Page 90
5.2.2 ADRES......Page 91
5.3 Necessity of Power-Conscious CGRA Design......Page 93
5.4 Summary......Page 95
6.2.1 Loop Pipelining......Page 96
6.2.2 Spatial Mapping and Temporal Mapping......Page 101
6.3.1 Spatial Mapping with Context Reuse......Page 102
6.3.2 Temporal Mapping with Context Pipelining......Page 103
6.3.3 Limitation of Individual Approaches......Page 104
6.4.1 Reusable Context Pipelining......Page 105
6.4.2 Limitation of Reusable Context Pipelining......Page 107
6.5 Application Mapping Flow......Page 110
6.5.1.1 Covering......Page 111
6.5.1.3 Place Assignment......Page 112
6.5.2 Context Rearrangement......Page 113
6.6.2.1 Necessary Context Registers for Evaluated Kernels......Page 115
6.6.2.2 Configuration Cache Size......Page 116
6.6.2.4 Power Evaluation......Page 117
6.7 Summary......Page 118
7.2.1 Context Architecture......Page 120
7.3.2 Valid Bit-Width of Context Words......Page 121
7.3.3 Dynamic Context Compression for Low-Power CGRA......Page 122
7.4 Design Flow of Dynamically Compressible Context Architecture......Page 123
7.4.3 Field Sequence Graph Generation......Page 125
7.4.4.1 Control Signals for ALU-Dependent Fields......Page 126
7.4.5 Field Positioning......Page 127
7.4.5.1 Field Positioning on Uncompressed Context Word......Page 129
7.4.5.2 Field Positioning on Compressed Context Word......Page 130
7.4.6 Compressible Context Architecture......Page 136
7.5.2.1 Area Cost Evaluation......Page 138
7.5.2.2 Performance Evaluation......Page 139
7.6 Summary......Page 140
8.2.2 Redundancy of Context Words......Page 142
8.3 Dynamic Context Management......Page 143
8.3.1 Context Partitioning......Page 146
8.3.2 Context Management at Transfer Time......Page 147
8.3.3 Context Management at Run Time......Page 150
8.4.1 Experimental Setup......Page 151
8.4.2.3 Performance Evaluation......Page 152
8.5 Summary......Page 154
9.2 Preliminary......Page 156
9.2.2 Resource Pipelining......Page 157
9.3.1.2 Redundancy in Conventional Array Fabric......Page 162
9.3.2.1 Derivation of Data Flow-Oriented Array Structure......Page 164
9.3.3 Data Flow-Oriented Array Design Flow......Page 167
9.3.3.2 New Array Fabric Specification - Phase I......Page 168
9.3.3.3 New Array Fabric Specification - Phase II......Page 173
9.3.4 Cost-Effective Array Fabric with Resource Sharing and Pipelining......Page 175
9.4.1.2 Hardware Design and Power Estimation......Page 180
9.4.2.2 Performance Evaluation......Page 181
9.5 Summary......Page 184
10.2.1 Limitation of Existing Processor-RAA Communication Structures......Page 186
10.3 Computing Hierarchy in CGRA......Page 188
10.3.1 Computing Hierarchy|Size and Speed......Page 189
10.3.2 Resource Sharing in RCC and RAA......Page 190
10.3.3 Computing Flow Optimization......Page 193
10.4.2.1 Area Cost Evaluation......Page 195
10.4.2.3 Power Evaluation......Page 197
10.5 Summary......Page 200
11.2.1 An CGRA Design Example Merging Three Design Schemes......Page 202
11.2.2.1 Area and Performance Evaluation......Page 203
11.3 Potential Combinations and Expected Outcomes......Page 204
11.4 Summary......Page 207
Bibliography......Page 208

نظرات کاربران

کتاب های تصادفی

دانلود کتاب Vernacular Bodies: The Politics of Reproduction in Early Modern England

دانلود کتاب WINDOWS 10 START-UP GUIDE FOR SENIORS & BEGINNERS

دانلود کتاب Rodale's 21st-Century Herbal: A Practical Guide for Healthy Living Using Nature's Most Powerful Plants

دانلود کتاب A Miragem da Justiça Social

دانلود کتاب John Gay's 'The Beggar s Opera' 1728-2004: Adaptations and Re-Writings (Internationale Forschungen zur Allgemeinen und Vergleichenden Literaturwissenschaft)