A Unified Approach for Timing Verification and Delay Fault Testing

پیچیدگی‌های بزرگ سیستم و عملکرد تحت محدودیت‌های زمان‌بندی فشرده در فناوری‌هایی که به سرعت در حال کوچک شدن هستند، اطمینان از رفتار زمانی صحیح مدارهای دیجیتال مدرن، قبل و بعد از ساخت را بسیار مهم کرده است. تحقیقات در راستی‌آزمایی زمان‌بندی (پیش از ساخت) و آزمایش خطای تأخیر (پس از ساخت) علیرغم این واقعیت که آنها در بسیاری از مفاهیم اساسی مشترک هستند، در امتداد خطوط کاملاً غیرمرتبط تکامل یافته است.
رویکرد یکپارچه برای تأیید زمان و آزمایش خطای تأخیر مفاهیم توسعه‌یافته در زمینه آزمایش خطای تأخیر را برای حساس‌سازی مسیر اعمال می‌کند که امکان توسعه مکانیزم تحلیل زمان‌بندی دقیق را فراهم می‌کند. این استراتژی حساس‌سازی مسیر بیشتر برای تشخیص خطای تاخیر کارآمد و برآورد پوشش خطای تاخیر اعمال می‌شود.
یک استراتژی جدید حساس‌سازی مسیر به نام تحلیل زمان تثبیت سیگنال (SSTA) بر اساس این واقعیت ایجاد شده است که PDFهای اولیه زمان تثبیت خروجی‌های مدار را تعیین می‌کنند. این تجزیه و تحلیل برای توسعه یک روش عملی برای شناسایی PDFهای اولیه در یک مدار منطقی چند سطحی عمومی استفاده شده است. رویکردی برای تعیین حداکثر تاخیر مدار با استفاده از این مکانیسم شناسایی اولیه PDF نیز ارائه شده است. روش تجزیه و تحلیل زمان بندی مبتنی بر شناسایی PDF اولیه (PITA) برای تعیین حداکثر تاخیر مدار حالت شناور دقیقاً تحت هر مدل تاخیر مؤلفه ثابت شده است و مزایای متعددی را نسبت به تحلیلگرهای زمان بندی حالت شناور قبلی ارائه می دهد.
چارچوبی برای تشخیص خرابی های مدار ناشی از خطاهای تاخیر مسیر توزیع شده نیز ارائه شده است. یک معیار برای تعیین کمیت تشخیص خطای تاخیر مسیر برای یک آزمایش نیز پیشنهاد شده است. در نهایت، این کتاب یک معیار بسیار واقعی برای پوشش خطای تاخیر ارائه می‌کند که توزیع اندازه خطای تاخیر را به حساب می‌آورد و برای هر مدل خطای تاخیری قابل استفاده است.
رویکرد یکپارچه برای تأیید زمان و آزمایش خطای تاخیری مورد علاقه محققان دانشگاه و صنعت در تجزیه و تحلیل زمان‌بندی و آزمایش خطای تاخیری و همچنین مهندسان توسعه ابزار EDA و مهندسین تأیید طراحی است که با مسائل زمان بندی در مدارهای ULSI
این کتاب همچنین باید برای طراحان دیجیتال و سایرین علاقه مند به دانستن وضعیت هنر در راستی‌آزمایی زمان‌بندی و تأخیر در آزمایش خطا باشد.

Large system complexities and operation under tight timing constraints in rapidly shrinking technologies have made it extremely important to ensure correct temporal behavior of modern-day digital circuits, both before and after fabrication. Research in (pre-fabrication) timing verification and (post-fabrication) delay fault testing has evolved along largely disjoint lines in spite of the fact that they share many basic concepts.
A Unified Approach for Timing Verification and Delay Fault Testing applies concepts developed in the context of delay fault testing to path sensitization, which allows an accurate timing analysis mechanism to be developed. This path sensitization strategy is further applied for efficient delay fault diagnosis and delay fault coverage estimation.
A new path sensitization strategy called Signal Stabilization Time Analysis (SSTA) has been developed based on the fact that primitive PDFs determine the stabilization time of the circuit outputs. This analysis has been used to develop a feasible method of identifying the primitive PDFs in a general multi-level logic circuit. An approach to determine the maximum circuit delay using this primitive PDF identification mechanism is also presented. The Primitive PDF Identification-based Timing Analysis (PITA) approach is proved to determine the maximum floating mode circuit delay exactly under any component delay model, and provides several advantages over previously floating mode timing analyzers.
A framework for the diagnosis of circuit failures caused by distributed path delay faults is also presented. A metric to quantify the diagnosability of a path delay fault for a test is also proposed. Finally, the book presents a very realistic metric for delay fault coverage which accounts for delay fault size distributions and is applicable to any delay fault model.
A Unified Approach for Timing Verification and Delay Fault Testing will be of interest to university and industry researchers in timing analysis and delay fault testing as well as EDA tool development engineers and design verification engineers dealing with timing issues in ULSI circuits.
The book should also be of interest to digital designers and others interested in knowing the state of the art in timing verification and delay fault testing.