Writing Testbenches using System Verilog

تأیید صحت اغلب به صورت موقت انجام می شود. بازرسی بصری نتایج شبیه‌سازی دیگر امکان‌پذیر نیست و روش آزمون موردی هدایت‌شده در حال رسیدن به حد خود است. قانون مور یک انقلاب بهره‌وری را در متدولوژی تأیید عملکردی می‌طلبد.

نوشتن تست‌های تست با استفاده از SystemVerilog طرحی واضح از فرآیند تأیید را ارائه می‌دهد که هدف آن موفقیت برای اولین بار با استفاده از زبان SystemVerilog است. از شبیه‌سازها تا ابزارهای مدیریت منبع، از مشخصات تا پوشش عملکردی، از I و O تا انتزاع‌های سطح بالا، از رابط‌ها تا مدل‌های عملکردی گذرگاهی، از تراکنش‌ها تا تست‌های خود بررسی، از تست‌های هدایت‌شده تا ژنراتورهای تصادفی محدود، از مدل‌های رفتاری برای مجموعه‌های رگرسیون، این کتاب همه چیز را پوشش می‌دهد.

نوشتن تست‌های تست با استفاده از SystemVerilog بسیاری از ویژگی‌های تأیید عملکردی را ارائه می‌کند که به عنوان بخشی از SystemVerilog به زبان Verilog اضافه شده‌اند. رابط‌ها، مدپورت‌های مجازی، کلاس‌ها، بلوک‌های برنامه، بلوک‌های ساعت و سایر ویژگی‌های SystemVerilog در یک روش تأیید صحت منسجم و مدل استفاده معرفی شده‌اند.

Writing Testbenches با استفاده از SystemVerilog خواننده را با همه آشنا می‌کند. عناصر یک روش تأیید مدرن و مقیاس پذیر این مقدمه و مقدمه ای برای روش تأیید است که در راهنمای روش تأیید صحت برای SystemVerilog شرح داده شده است.

Verification is too often approached in an ad hoc fashion. Visually inspecting simulation results is no longer feasible and the directed test-case methodology is reaching its limit. Moore's Law demands a productivity revolution in functional verification methodology.

Writing Testbenches Using SystemVerilog offers a clear blueprint of a verification process that aims for first-time success using the SystemVerilog language. From simulators to source management tools, from specification to functional coverage, from I's and O's to high-level abstractions, from interfaces to bus-functional models, from transactions to self-checking testbenches, from directed testcases to constrained random generators, from behavioral models to regression suites, this book covers it all.

Writing Testbenches Using SystemVerilog presents many of the functional verification features that were added to the Verilog language as part of SystemVerilog. Interfaces, virtual modports, classes, program blocks, clocking blocks and others SystemVerilog features are introduced within a coherent verification methodology and usage model.

Writing Testbenches Using SystemVerilog introduces the reader to all elements of a modern, scalable verification methodology. It is an introduction and prelude to the verification methodology detailed in the Verification Methodology Manual for SystemVerilog.