VLSI 2010 Annual Symposium: Selected papers

20.1…Introduction and Motivation......Page 2
 20.2…The Holistic RAMPSoC Approach......Page 4
 19.4…Wireless Telecommunications Application......Page 6
Cover......Page 1
VLSI 2010 Annual Symposium......Page 3
 Preface......Page 5
 20.3…Implementation and Results......Page 8
  18.3.1 Motivation......Page 10
Part I Architecture: Level Design Solutions......Page 11
  Abstract......Page 12
  1.1…Introduction......Page 13
 Contents......Page 7
 19.5…Systems for Intelligent Cameras......Page 9
  1.2…Background and Related work......Page 14
 18.5…Conclusion......Page 15
   1.3.1 Hotspot Modeling......Page 16
   1.3.2 ANN Training......Page 17
  16.5.5 Design for Testability......Page 18
 16.6…Chapter Summary and Conclusions......Page 20
   1.4.1 Experimental Setup......Page 21
   1.4.3 Real-System Traffic Prediction Results......Page 22
  1.5…Conclusions and Future Work......Page 24
 6.7…Experimental Work......Page 25
  Abstract......Page 26
  2.1…Introduction......Page 27
 6.8…Conclusions......Page 30
 References......Page 31
   1.3.3 Neural Network Architecture......Page 19
   1.4.4 Hardware Synthesis Results......Page 23
   2.2.2 Related Work and Contributions......Page 28
   2.3.1 Asynchronous Router......Page 29
   2.3.2 Delay-Aware Model......Page 32
   2.4.1 Simulation Environment......Page 33
   2.4.2 Simulation Accuracy......Page 36
  2.5…Conclusion......Page 38
  Abstract......Page 40
  3.1…Introduction......Page 41
  3.2…Attestation Through Security Hardware Module......Page 42
  3.3…AAT Hardware Structure......Page 44
   3.4.1 RSA Efficiency and Security Issues......Page 46
  3.5…Proposed FA-SPA CRT RSA Algorithm......Page 48
  3.6…Proposed Hardware Architectures......Page 49
  3.7…Performance......Page 52
  Acknowledgements......Page 53
  Abstract......Page 55
  4.2…The MULTICUBE Design Methodology......Page 56
   4.3.1 Open Source Estimation Framework......Page 58
   4.3.2 Proprietary Estimation Framework......Page 59
  4.4…Advantages of Automatic DSE......Page 60
  4.5…Design Tool Integration Based on the MULTICUBE XML......Page 61
    4.5.1.2 Parameters Definition......Page 62
    4.5.1.3 System Metrics Definition......Page 63
  4.6…Design Space Exploration Framework......Page 64
    4.6.1.1 Evaluation of the Algorithms......Page 66
   4.6.2 Response Surface Modeling......Page 68
  4.7…Conclusions......Page 69
  References......Page 70
  Abstract......Page 72
  5.1…Introduction......Page 73
  5.2…MCCF Architecture Template......Page 74
   5.2.2 IMEC ADRES-based COBRA Platform......Page 75
  5.3…Design Flow and Tools......Page 76
   5.3.1 Programmability of MCCFs......Page 77
    5.3.1.1 Task Level Parallelism......Page 78
   5.3.2 Run-time Management......Page 79
   5.3.3 Design Space Exploration......Page 81
   5.3.4 Preliminary Exploration of the OpenCL Programming Model......Page 82
  5.4…Applications......Page 83
   5.4.1 Scalable Video Coding......Page 84
   5.4.3 Multi-View Video......Page 85
Part II Embedded System Design......Page 87
  Abstract......Page 88
  6.1…Introduction......Page 89
    6.2.1.1 Shared Memory Multiprocessors......Page 90
    6.2.1.3 Embedded MPSoCs......Page 91
   6.2.3 Resource Management in Embedded MPSoCs......Page 92
   6.2.5 Voltage/Frequency Management......Page 93
   6.2.6 Task Migration for Thermal Optimization......Page 94
   6.3.1 General Architectural Template......Page 96
   6.3.2 Application Modeling......Page 97
    6.3.2.2 Task Communication and Synchronization......Page 98
   6.3.4 Homogeneous Cluster-on-a-Chip: A Case study......Page 99
  6.4…Operating System/Middleware Infrastructure......Page 100
   6.4.1 Basic Services: Communication and Synchronization Support......Page 101
    6.4.2.1 Task Respawning with Task Replication......Page 102
    6.4.2.2 Task Respawning with Task Re-creation......Page 104
  6.5…Emulation Platform......Page 105
  6.6…Adaptive and Floorplan Aware Policies for Thermal Balancing......Page 107
   6.6.2 Atomic Policies Pre-Characterization......Page 108
    6.6.3.1 Heuristic Algorithm (Heu)......Page 109
    6.6.3.3 Floorplan-Aware Policy (FloorAdapt)......Page 111
  6.7…Experimental Work......Page 112
   6.7.1 Description of the Application......Page 113
   6.7.2 Evaluation of the Policies......Page 114
  6.8…Conclusions......Page 117
  References......Page 118
  Abstract......Page 121
  7.1…Introduction......Page 122
  7.2…Related Work......Page 124
  7.3…Motivational Observations......Page 125
  7.4…Iterative Design Space Partitioning Exploration......Page 126
  7.5…The Gradient-Based Pruning Technique......Page 128
  7.6…Experimental Results......Page 131
  References......Page 134
  Abstract......Page 136
  8.2…Background......Page 137
  8.3…Single Pass Algorithm and Implementation......Page 138
   8.4.1 Slice and Merge Algorithm......Page 140
   8.4.2 Bounding Box Detection......Page 141
  8.5…SCCL Architecture......Page 142
   8.5.2 Slice Processor (SP)......Page 143
   8.5.3 Coalescing Unit (CU)......Page 145
    8.5.3.1 Writing to the Association FIFO......Page 146
    8.5.3.2 Reading from the Association FIFO......Page 147
    8.5.3.3 Common Label (CL) RAMs......Page 148
    8.5.3.4 Updating Global Bounding Box RAM......Page 149
    8.5.3.5 Bounding Box Update......Page 150
  8.6…Results......Page 151
  References......Page 152
  Abstract......Page 153
  9.2…Related Work......Page 154
  9.3…ARTiSAN Studioreg......Page 155
  9.4…SysML Based HW/SW Codesign......Page 156
  9.6…SATURN Code Generation......Page 159
  9.8…HetSC for Architecture Exploration......Page 160
  9.9…Evaluation......Page 161
  9.11…Smart Camera......Page 163
  9.12…Conclusions......Page 164
  References......Page 165
  Abstract......Page 167
  10.1…Introduction......Page 168
   10.2.1 Overview......Page 169
   10.2.2 Dynamic Data Type Optimizations......Page 170
   10.2.4 Optimize Static Data Structures......Page 171
    10.2.6.1 Scenario-Aware Mapping......Page 172
    10.2.6.2 Memory-Aware Mapping......Page 173
   10.2.7 Scratchpad Memory Allocation......Page 174
   10.3.2 Multimedia Domain......Page 177
  10.4…Conclusions......Page 179
  References......Page 180
  Abstract......Page 182
  11.1…Introduction and Motivation......Page 183
   11.2.1 Applications and Performance Requirements......Page 184
   11.2.2 Parallelization and System-Level Exploration......Page 185
   11.2.3 NoC Customization......Page 186
   11.2.4 ASIP Exploration......Page 188
   11.3.2 System Level Exploration......Page 189
    11.3.3.1 Utilization of Base Services......Page 190
    11.3.3.2 Utilization of Advanced Services......Page 191
    11.3.3.3 Power Management Services......Page 192
    11.3.4.2 MAC Instruction......Page 193
    11.3.4.3 Branch Prediction......Page 194
    11.3.4.4 SW/HW Performances Trade-Off......Page 195
  11.4…Conclusions......Page 196
Part III Emerging Devices and Nanocomputing......Page 197
  Abstract......Page 198
  12.1…Introduction......Page 199
  12.2…Related Work......Page 200
  12.3…Simulator Architecture......Page 201
  12.4…Development Environment......Page 204
  12.5…XMSIM’S Graphical User Interface......Page 208
  12.6…Experiments......Page 211
  12.7…Conclusions......Page 214
  References......Page 215
  13.1…Introduction......Page 216
  13.2…Background......Page 217
   13.3.1 Test Data Analysis......Page 220
   13.3.2 Encoding Algorithm......Page 223
  13.4…Architecture......Page 225
  13.5…Experiments......Page 226
  13.6…Conclusions......Page 228
  Abstract......Page 230
  14.2…Redundant High-Radix SUT-RNS......Page 232
   14.3.1 Modulo 2nminus1......Page 233
   14.3.2 Modulo 2n + 1......Page 235
   14.4.1 Modulo 2nminus1......Page 237
   14.4.2 Modulo 2n + 1......Page 239
  14.5…Evaluation and Experimental Results......Page 240
  14.6…Conclusions......Page 241
  References......Page 242
  Abstract......Page 244
   15.2.1 Memory Schedulers......Page 246
   15.2.2 On-chip Interconnection......Page 247
   15.2.3 Combined ‘‘Interconnect-Memory Scheduler’’ Solutions......Page 249
  15.4…Proposed Solution......Page 250
    15.4.2.1 Traffic Generators......Page 252
    15.4.2.3 Interconnect......Page 253
   15.4.2.5 Ordering Aspects......Page 255
   15.5.1 Number of Conflict Points Influence Over Cache Controller Read Transactions Latency......Page 256
   15.5.2 Comparison Between Cache Controller Direct Connection to Memory Subsystem and the Connection Through Virtual Channels......Page 257
  15.6…Conclusion and Future Work......Page 258
  References......Page 259
  Abstract......Page 261
  16.2…Technology Platform......Page 263
   16.3.1 Scheduling and Module Placement......Page 264
   16.3.2 Droplet Routing......Page 268
   16.4.1 Droplet-Trace-Based Array Partitioning......Page 270
   16.4.2 Cross-Referencing-Based Droplet Manipulation......Page 271
   16.5.1 Fault Modeling......Page 272
   16.5.2 Structural Test Techniques......Page 273
   16.5.3 Functional Testing Techniques......Page 275
   16.5.4 Built-In Self-Test Techniques......Page 277
   16.5.5 Design for Testability......Page 278
  16.6…Chapter Summary and Conclusions......Page 280
  References......Page 281
Part IV Reconfigurable Systems......Page 284
  Abstract......Page 285
  17.1…Introduction......Page 286
  17.2…Dynamic and Partial Reconfiguration......Page 287
  17.3…General Method of Sequential Startup......Page 288
  17.4…Implementation......Page 290
   17.4.1 Spartan 3 Configuration Memory Architecture......Page 291
   17.4.2 Design Flow for Fast Sequential FPGA Startup with Spartan 3......Page 292
  17.5…Experiments and Results......Page 294
  17.6…Conclusions and Outlook......Page 297
  References......Page 298
  Abstract......Page 299
  18.1…Introduction......Page 300
   18.2.1 Switch for 2D Mesh Based NoC Approach......Page 301
    18.2.1.1 Switch Layout......Page 303
    18.2.1.2 Controlling the Switch......Page 304
    18.2.2.1 Motivation......Page 305
    18.2.2.2 Method......Page 306
    18.2.2.3 Implementation......Page 307
    18.2.2.4 Innovation......Page 308
   18.3.2 Method......Page 310
   18.3.4 Innovation......Page 312
  18.5…Conclusion......Page 313
  References......Page 314
  Abstract......Page 315
  19.1…Introduction......Page 316
  19.2…Architecture......Page 317
  19.3…The Toolset......Page 318
  19.4…Wireless Telecommunications Application......Page 320
  19.5…Systems for Intelligent Cameras......Page 323
  19.6…Discrete Wavelet Transformation Application......Page 325
  19.7…Conclusions......Page 327
  References......Page 328
  Abstract......Page 330
  20.1…Introduction and Motivation......Page 331
  20.2…The Holistic RAMPSoC Approach......Page 333
  20.3…Implementation and Results......Page 337
  20.4…Conclusions and Outlook......Page 340