Verification and Validation in Systems Engineering: Assessing UML/SysML Design Models

تأیید و اعتبار سنجی فرآیند مهمی را نشان می دهد که برای ارزیابی کیفیت سیستم های مهندسی شده و انطباق آنها با الزامات تعیین شده در آغاز یا در طول چرخه توسعه استفاده می شود.

دبابی و همکارانش در مورد آن تحقیق می کنند. روش‌ها و تکنیک‌هایی که می‌توانند برای تأیید و اعتبارسنجی خودکار مدل‌های طراحی مهندسی سیستم‌هایی که در زبان‌های مدل‌سازی استاندارد بیان شده‌اند، استفاده شوند. ارائه آنها شامل نمای پرنده ای از برجسته ترین زبان های مدل سازی برای نرم افزار و مهندسی سیستم است، یعنی زبان مدل سازی یکپارچه (UML) و زبان مدل سازی سیستم های اخیر (SysML). علاوه بر این، تعدادی از تکنیک‌های کمی و کیفی را توضیح می‌دهد که به طور هم‌افزایی تکنیک‌های تأیید خودکار، تجزیه و تحلیل برنامه و روش‌های کمی مهندسی نرم‌افزار قابل اجرا برای مدل‌های طراحی توصیف‌شده در این زبان‌های مدل‌سازی را ترکیب می‌کنند. هر یک از این تکنیک‌ها با استفاده از یک مطالعه موردی توضیح داده می‌شوند که فرآیند، نتایج آن و تغییرات ناشی از آن در طراحی سیستم را برجسته می‌کند.

محققان دانشگاه و صنعت و همچنین دانشجویان متخصص در مهندسی نرم‌افزار و سیستم‌ها متوجه خواهند شد. در اینجا مروری بر مدرن ترین تکنیک های اعتبار سنجی و تأیید است. به دلیل ارتباط نزدیک آنها با استاندارد UML، رویکردهای ارائه شده برای توسعه نرم افزار صنعتی نیز قابل اجرا هستند.

Verification and validation represents an important process used for the quality assessment of engineered systems and their compliance with the requirements established at the beginning of or during the development cycle.

Debbabi and his coauthors investigate methodologies and techniques that can be employed for the automatic verification and validation of systems engineering design models expressed in standardized modeling languages. Their presentation includes a bird’s eye view of the most prominent modeling languages for software and systems engineering, namely the Unified Modeling Language (UML) and the more recent Systems Modeling Language (SysML). Moreover, it elaborates on a number of quantitative and qualitative techniques that synergistically combine automatic verification techniques, program analysis, and software engineering quantitative methods applicable to design models described in these modeling languages. Each of these techniques is additionally explained using a case study highlighting the process, its results, and resulting changes in the system design.

Researchers in academia and industry as well as students specializing in software and systems engineering will find here an overview of state-of-the-art validation and verification techniques. Due to their close association with the UML standard, the presented approaches are also applicable to industrial software development.