ورود به حساب

نام کاربری گذرواژه

گذرواژه را فراموش کردید؟ کلیک کنید

حساب کاربری ندارید؟ ساخت حساب

ساخت حساب کاربری

نام نام کاربری ایمیل شماره موبایل گذرواژه

برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید


09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب Transactions on High-Performance Embedded Architectures and Compilers IV

دانلود کتاب معاملات در معماری و کامپایلرهای جاسازی شده با کارایی بالا IV

Transactions on High-Performance Embedded Architectures and Compilers IV

مشخصات کتاب

Transactions on High-Performance Embedded Architectures and Compilers IV

ویرایش: 1 
نویسندگان: , ,   
سری: Lecture Notes in Computer Science 6760 
ISBN (شابک) : 9783642245671 
ناشر: Springer-Verlag Berlin Heidelberg 
سال نشر: 2011 
تعداد صفحات: 445 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 9 مگابایت 

قیمت کتاب (تومان) : 46,000



کلمات کلیدی مربوط به کتاب معاملات در معماری و کامپایلرهای جاسازی شده با کارایی بالا IV: ساختارهای محاسباتی و منطقی، معماری پردازنده، ورودی/خروجی و ارتباطات داده، طراحی منطقی، شبکه های ارتباطی کامپیوتری، زبان های برنامه نویسی، کامپایلرها، مترجمان



ثبت امتیاز به این کتاب

میانگین امتیاز به این کتاب :
       تعداد امتیاز دهندگان : 7


در صورت تبدیل فایل کتاب Transactions on High-Performance Embedded Architectures and Compilers IV به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب معاملات در معماری و کامپایلرهای جاسازی شده با کارایی بالا IV نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.


توضیحاتی در مورد کتاب معاملات در معماری و کامپایلرهای جاسازی شده با کارایی بالا IV



Transactions on HiPEAC با هدف انتشار به موقع مشارکت‌های تحقیقاتی در معماری رایانه و روش‌های جمع‌آوری برای سیستم‌های رایانه‌ای تعبیه‌شده با کارایی بالا است. این مجله با شناخت همگرایی سیستم‌های رایانه‌ای تعبیه‌شده و همه منظوره، تحقیقات اصلی را در مورد سیستم‌هایی منتشر می‌کند که در وظایف محاسباتی خاص و همچنین سیستم‌هایی با پایه‌های کاربردی گسترده قرار دارند. بنابراین دامنه این مجله تمام جنبه‌های معماری کامپیوتر، تولید کد و روش‌های بهینه‌سازی کامپایلر مورد علاقه محققان و متخصصان طراحی سیستم‌های تعبیه‌شده آینده را پوشش می‌دهد. این شماره 4 شامل 21 مقاله است که با دقت بررسی شده و از بین ارسال های متعدد انتخاب شده است و در چهار بخش تقسیم شده است. بخش اول شامل پنج مقاله معمولی است. بخش دوم شامل چهار مقاله برتر از چهارمین کنفرانس بین المللی معماری های جاسازی شده و کامپایلرهای با کارایی بالا، HiPEAC 2009، که در پافوس، قبرس، در ژانویه 2009 برگزار شد. از کارگاه آموزشی چالش‌های نرم‌افزار و سخت‌افزار پلتفرم‌های Manycore، SHCMP 2008 که در ژوئن 2008 در پکن، چین برگزار شد. بخش چهارم شامل شش مقاله از هشتمین سمپوزیوم بین‌المللی IEEE در سیستم‌ها، معماری‌ها، مدل‌سازی و شبیه‌سازی، SAMOS VIII (2008) است. ) در ساموس، یونان، در ژوئیه 2008 برگزار شد.


توضیحاتی درمورد کتاب به خارجی

Transactions on HiPEAC aims at the timely dissemination of research contributions in computer architecture and compilation methods for high-performance embedded computer systems. Recognizing the convergence of embedded and general-purpose computer systems, this journal publishes original research on systems targeted at specific computing tasks as well as systems with broad application bases. The scope of the journal therefore covers all aspects of computer architecture, code generation and compiler optimization methods of interest to researchers and practitioners designing future embedded systems. This 4th issue contains 21 papers carefully reviewed and selected out of numerous submissions and is divided in four sections. The first section contains five regular papers. The second section consists of the top four papers from the 4th International Conference on High-Performance Embedded Architectures and Compilers, HiPEAC 2009, held in Paphos, Cyprus, in January 2009. The third section contains a set of six papers providing a snap-shot from the Workshop on Software and Hardware Challenges of Manycore Platforms, SHCMP 2008 held in Beijing, China, in June 2008. The fourth section consists of six papers from the 8th IEEE International Symposium on Systems, Architectures, Modeling and Simulation, SAMOS VIII (2008) held in Samos, Greece, in July 2008.



فهرست مطالب

Front Matter....Pages -
A High Performance Adaptive Miss Handling Architecture for Chip Multiprocessors....Pages 1-20
Characterizing Time-Varying Program Behavior Using Phase Complexity Surfaces....Pages 21-41
Compiler Directed Issue Queue Energy Reduction....Pages 42-62
A Systematic Design Space Exploration Approach to Customising Multi-Processor Architectures: Exemplified Using Graphics Processors....Pages 63-83
Microvisor: A Runtime Architecture for Thermal Management in Chip Multiprocessors....Pages 84-110
A Highly Scalable Parallel Implementation of H.264....Pages 111-134
Communication Based Proactive Link Power Management....Pages 135-154
Finding Extreme Behaviors in Microprocessor Workloads....Pages 155-174
Hybrid Super/Subthreshold Design of a Low Power Scalable-Throughput FFT Architecture....Pages 175-194
Transaction Reordering to Reduce Aborts in Software Transactional Memory....Pages 195-214
A Parallelizing Compiler Cooperative Heterogeneous Multicore Processor Architecture....Pages 215-233
A Modular Simulator Framework for Network-on-Chip Based Manycore Chips Using UNISIM....Pages 234-253
Software Transactional Memory Validation – Time and Space Considerations....Pages 254-273
Tiled Multi-Core Stream Architecture....Pages 274-293
An Efficient and Flexible Task Management for Many Cores....Pages 294-310
On Two-Layer Brain-Inspired Hierarchical Topologies – A Rent’s Rule Approach –....Pages 311-333
Advanced Packet Segmentation and Buffering Algorithms in Network Processors....Pages 334-353
Energy Reduction by Systematic Run-Time Reconfigurable Hardware Deactivation....Pages 354-369
A Cost Model for Partial Dynamic Reconfiguration....Pages 370-390
Heterogeneous Design in Functional DIF....Pages 391-408
Signature-Based Calibration of Analytical Performance Models for System-Level Design Space Exploration....Pages 409-425
Back Matter....Pages -




نظرات کاربران