دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: 1 نویسندگان: Miquel Moreto, Francisco J. Cazorla, Alex Ramirez, Mateo Valero (auth.), Per Stenström (eds.) سری: Lecture Notes in Computer Science 6590 ISBN (شابک) : 9783642194481, 3642194486 ناشر: Springer-Verlag Berlin Heidelberg سال نشر: 2011 تعداد صفحات: 305 زبان: English فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) حجم فایل: 5 مگابایت
در صورت ایرانی بودن نویسنده امکان دانلود وجود ندارد و مبلغ عودت داده خواهد شد
کلمات کلیدی مربوط به کتاب معاملات بر روی معماری های جاسازی شده با کارایی بالا و کامپایلر III: ساختارهای محاسباتی و منطقی، معماری پردازنده، ورودی/خروجی و ارتباطات داده، طراحی منطقی، شبکه های ارتباطی کامپیوتری، زبان های برنامه نویسی، کامپایلرها، مترجمان
در صورت تبدیل فایل کتاب Transactions on high-performance embedded architectures and compilers III به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب معاملات بر روی معماری های جاسازی شده با کارایی بالا و کامپایلر III نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
Transactions on HiPEAC با هدف انتشار به موقع مشارکتهای تحقیقاتی در معماری رایانه و روشهای تلفیقی برای سیستمهای رایانهای جاسازی شده با کارایی بالا است. این مجله با شناخت همگرایی سیستمهای رایانهای تعبیهشده و همه منظوره، تحقیقات اصلی را در مورد سیستمهایی منتشر میکند که در وظایف محاسباتی خاص و همچنین سیستمهایی با پایههای کاربردی گسترده قرار دارند. بنابراین دامنه این مجله تمام جنبههای معماری کامپیوتر، تولید کد و روشهای بهینهسازی کامپایلر مورد علاقه محققان و متخصصان طراحی سیستمهای تعبیهشده آینده را پوشش میدهد. این شماره سوم شامل 14 مقاله است که با دقت بررسی شده و از بین ارسال های متعدد انتخاب شده است و در چهار بخش تقسیم شده است. بخش اول شامل چهار مقاله برتر از سومین کنفرانس بین المللی معماری ها و کامپایلرهای جاسازی شده با کارایی بالا، HiPEAC 2008، که در ژانویه 2008 در گوتبورگ، سوئد برگزار شد. بخش دوم شامل چهار مقاله از 8th< /sup> کارگاه آموزشی MEDEA همراه با PACT 2007 در براشوف، رومانی، در سپتامبر 2007 برگزار شد. بخش سوم شامل دو مقاله معمولی است و بخش چهارم تصویری از اولین کارگاه آموزشی در مورد مسائل برنامهپذیری برای رایانههای چند هستهای، MULTIPROG، ارائه میدهد. با HiPEAC 2008.
Transactions on HiPEAC aims at the timely dissemination of research contributions in computer architecture and compilation methods for high-performance embedded computer systems. Recognizing the convergence of embedded and general-purpose computer systems, this journal publishes original research on systems targeted at specific computing tasks as well as systems with broad application bases. The scope of the journal therefore covers all aspects of computer architecture, code generation and compiler optimization methods of interest to researchers and practitioners designing future embedded systems. This third issue contains 14 papers carefully reviewed and selected out of numerous submissions and is divided into four sections. The first section contains the top four papers from the Third International Conference on High-Performance Embedded Architectures and Compilers, HiPEAC 2008, held in Göteborg, Sweden, in January 2008. The second section consists of four papers from the 8th MEDEA Workshop held in conjunction with PACT 2007 in Brasov, Romania, in September 2007. The third section contains two regular papers and the fourth section provides a snapshot from the First Workshop on Programmability Issues for Multicore Computers, MULTIPROG, held in conjunction with HiPEAC 2008.
Front Matter....Pages -
Front Matter....Pages 1-1
Dynamic Cache Partitioning Based on the MLP of Cache Misses....Pages 3-23
Cache Sensitive Code Arrangement for Virtual Machine....Pages 24-42
Data Layout for Cache Performance on a Multithreaded Architecture....Pages 43-68
Improving Branch Prediction by Considering Affectors and Affectees Correlations....Pages 69-88
Front Matter....Pages 89-89
Eighth MEDEA Workshop....Pages 91-92
Exploring the Architecture of a Stream Register-Based Snoop Filter....Pages 93-114
CROB: Implementing a Large Instruction Window through Compression....Pages 115-134
Power-Aware Dynamic Cache Partitioning for CMPs....Pages 135-153
A Multithreaded Multicore System for Embedded Media Processing....Pages 154-173
Front Matter....Pages 175-175
Parallelization Schemes for Memory Optimization on the Cell Processor: A Case Study on the Harris Corner Detector....Pages 177-200
Constructing Application-Specific Memory Hierarchies on FPGAs....Pages 201-216
Front Matter....Pages 217-217
autopin – Automated Optimization of Thread-to-Core Pinning on Multicore Systems....Pages 219-235
Robust Adaptation to Available Parallelism in Transactional Memory Applications....Pages 236-255
Efficient Partial Roll-Backing Mechanism for Transactional Memory Systems....Pages 256-274
Software-Level Instruction-Cache Leakage Reduction Using Value-Dependence of SRAM Leakage in Nanometer Technologies....Pages 275-299
Back Matter....Pages -