ورود به حساب

نام کاربری گذرواژه

گذرواژه را فراموش کردید؟ کلیک کنید

حساب کاربری ندارید؟ ساخت حساب

ساخت حساب کاربری

نام نام کاربری ایمیل شماره موبایل گذرواژه

برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید


09117307688
09117179751

در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید

دسترسی نامحدود

برای کاربرانی که ثبت نام کرده اند

ضمانت بازگشت وجه

درصورت عدم همخوانی توضیحات با کتاب

پشتیبانی

از ساعت 7 صبح تا 10 شب

دانلود کتاب The Power of Assertions in SystemVerilog

دانلود کتاب قدرت اظهارات در SystemVerilog

The Power of Assertions in SystemVerilog

مشخصات کتاب

The Power of Assertions in SystemVerilog

ویرایش: 1st Edition. 
نویسندگان: , , ,   
سری:  
ISBN (شابک) : 1441965998, 9781441965998 
ناشر: Springer US 
سال نشر: 2010 
تعداد صفحات: 562 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 3 مگابایت

قیمت کتاب (تومان) : 43,000



کلمات کلیدی مربوط به کتاب قدرت اظهارات در SystemVerilog: مدارها و سیستم ها، مهندسی برق



ثبت امتیاز به این کتاب

میانگین امتیاز به این کتاب :
       تعداد امتیاز دهندگان : 10


در صورت تبدیل فایل کتاب The Power of Assertions in SystemVerilog به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب قدرت اظهارات در SystemVerilog نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.


توضیحاتی در مورد کتاب قدرت اظهارات در SystemVerilog

The Power of Assertions in SystemVerilog کتابی جامع است که خواننده را قادر می‌سازد تا از مزایای کامل تأیید مبتنی بر ادعا در تلاش برای کاهش هزینه تأیید سخت‌افزار بهره‌مند شود. این کتاب به سه بخش تقسیم شده است. بخش اول به معرفی ادعاها، SystemVerilog و معنای شبیه سازی آن می پردازد. بخش دوم به جزئیات ادعاها و معناشناسی آنها می پردازد. همه عملگرهای ویژگی، در ارتباط با ویژگی‌ها و مثال‌های سهولت استفاده، برای نشان دادن قدرت بیانی عظیم زبان مورد بحث قرار می‌گیرند. بخش سوم شرح گسترده ای از چکرها و روشی برای ساخت کتابخانه های جستجوگر قابل استفاده مجدد ارائه می دهد. این کتاب با تشریح برخی از پیشرفت های مطلوب در آینده به پایان می رسد. توضیحات مفصلی از ویژگی های زبان در سراسر کتاب، همراه با استفاده از آنها و نحوه بازی آنها برای ساخت مجموعه های قدرتمند از چک کننده های ویژگی ارائه شده است. شرح ویژگی‌ها با مثال‌هایی تکمیل می‌شود که خواننده را گام به گام، از درک شهودی به عمق درک بسیار بیشتر می‌برد و خواننده را قادر می‌سازد تا به یک کاربر متخصص تبدیل شود. یکی از جنبه های منحصر به فرد کتاب این است که هم به سمت شبیه سازی و هم به تأیید رسمی است. معناشناسی از نظر رویدادهای شبیه سازی و تعریف رسمی مورد بحث قرار می گیرد. این رویکرد ترکیبی، راهنمایی های مفهومی و عملی عمیقی را برای طیف وسیع تری از خوانندگان ارائه می دهد. Power of Assertions در SystemVerilog یک مرجع ارزشمند برای مهندسین طراح، مهندسین تأیید، سازندگان ابزار و مربیان است.


توضیحاتی درمورد کتاب به خارجی

The Power of Assertions in SystemVerilog is a comprehensive book that enables the reader to reap the full benefits of assertion-based verification in the quest to abate hardware verification cost. The book is divided into three parts. The first part introduces assertions, SystemVerilog and its simulation semantics. The second part delves into the details of assertions and their semantics. All property operators, in conjunction with ease-of-use features and examples, are discussed to illustrate the immense expressive power of the language. The third part presents an extended description of checkers and a methodology for building reusable checker libraries. The book concludes by outlining some desirable future enhancements. Detailed descriptions of the language features are provided throughout the book, along with their uses and how they play together to construct powerful sets of property checkers. The exposition of the features is supplemented with examples that take the reader step-by-step, from intuitive comprehension to much greater depth of understanding, enabling the reader to become an expert user. A unique aspect of the book is that it is oriented toward both simulation and formal verification. The semantics is discussed in terms of both simulation events and formal definition. This blended approach imparts profound conceptual and practical guidance for a broader spectrum of readers. The Power of Assertions in SystemVerilog is a valuable reference for design engineers, verification engineers, tool builders and educators.



فهرست مطالب

Front Matter....Pages i-xvii
Front Matter....Pages 1-1
Introduction....Pages 3-28
SystemVerilog Language and Simulation Semantics Overview....Pages 29-68
Front Matter....Pages 69-69
Assertion Statements....Pages 71-99
Basic Properties....Pages 101-113
Basic Sequences....Pages 115-139
Assertion System Functions and Tasks....Pages 141-162
Let Sequence and Property Declarations Inference....Pages 163-181
Advanced Properties....Pages 183-201
Advanced Sequences....Pages 203-228
Introduction to Assertion Based Formal Verification....Pages 229-241
Formal Verification and Models....Pages 243-268
Clocks....Pages 269-294
Resets....Pages 295-306
Procedural Concurrent Assertions....Pages 307-322
An Apology for Local Variables....Pages 323-341
Mechanics of Local Variables....Pages 343-372
Recursive Properties....Pages 373-391
Coverage....Pages 393-408
Debugging Assertions and Efficiency Considerations....Pages 409-419
Formal Semantics....Pages 421-444
Front Matter....Pages 447-531
Checkers....Pages 447-487
Checkers in Formal Verification....Pages 489-511
Checker Libraries....Pages 513-529
Future Enhancements....Pages 531-534
Back Matter....Pages 539-544




نظرات کاربران

تمامی حقوق معنوی و مادی وبسایت متعلق به اینترنشنال لایبرری می باشد
نماد اعتماد الکترونیکی