The Interaction of Compilation Technology and Computer Architecture

به طور خلاصه، نتایج زیر در این کار ارائه شد: • یک رویکرد زمان خطی برای یافتن الزامات ثبت برای هر برنامه CS مشخص یا MRT پر شده ایجاد شد. • الگوریتمی برای یافتن الزامات ثبت برای هر هسته ای که دارای گراف وابستگی غیر چرخه ای است و استفاده مجدد از داده در ماشین هایی با الگوهای دستورالعمل مستقل از عمق ندارد، توسعه داده شد. • ما یک روش کارآمد برای برآورد الزامات ثبت به عنوان تابعی از عمق خط لوله ارائه کردیم. • ما تکنیکی را برای یافتن کارآمد مرزها در الزامات ثبت به عنوان تابعی از عمق خط لوله توسعه دادیم. • ارائه داده های تجربی برای تأیید این تکنیک های جدید. • نکات طراحی جالبی را برای اندازه فایل ثبت در تعدادی از معماری های مختلف مورد بحث قرار داد. مراجع [1] رابرت پی. کولول، رابرت پی. نیکس، جان جی اودانل، دیوید بی پاپورث، و پل کی. رادمن. یک معماری VLIW برای یک کامپایلر زمان‌بندی ردیابی. در پشتیبانی معماری برای زبان‌های برنامه‌نویسی و سیستم‌های عامل، صفحات 180-192، 1982. [2] C. Eisenbeis, W. Jalby, and A. Lichnewsky. کامپایل-زمان بهینه سازی حافظه و ثبت استفاده در Cray-2. در مجموعه مقالات دومین کارگاه زبانها و کامپایلرها، Urbana l/inois، اوت 1989. [3] سی. آیزنبیس، ویلیام جالبی، و آلن لیچنیوسکی. فشرده سازی عملکرد بیشتر CPU از Cray-2 توسط برنامه ریزی بلوک برداری. در مجموعه مقالات ابر رایانه \'88، صفحات 237-246، 1988. [4] مایکل جی فلین. سیستم های محاسباتی بسیار پرسرعت مجموعه مقالات IEEE، 54:1901-1909، دسامبر 1966.

In brief summary, the following results were presented in this work: • A linear time approach was developed to find register requirements for any specified CS schedule or filled MRT. • An algorithm was developed for finding register requirements for any kernel that has a dependence graph that is acyclic and has no data reuse on machines with depth independent instruction templates. • We presented an efficient method of estimating register requirements as a function of pipeline depth. • We developed a technique for efficiently finding bounds on register require­ ments as a function of pipeline depth. • Presented experimental data to verify these new techniques. • discussed some interesting design points for register file size on a number of different architectures. REFERENCES [1] Robert P. Colwell, Robert P. Nix, John J O'Donnell, David B Papworth, and Paul K. Rodman. A VLIW Architecture for a Trace Scheduling Com­ piler. In Architectural Support for Programming Languages and Operating Systems, pages 180-192, 1982. [2] C. Eisenbeis, W. Jalby, and A. Lichnewsky. Compile-Time Optimization of Memory and Register Usage on the Cray-2. In Proceedings of the Second Workshop on Languages and Compilers, Urbana l/inois, August 1989. [3] C. Eisenbeis, William Jalby, and Alain Lichnewsky. Squeezing More CPU Performance Out of a Cray-2 by Vector Block Scheduling. In Proceedings of Supercomputing '88, pages 237-246, 1988. [4] Michael J. Flynn. Very High-Speed Computing Systems. Proceedings of the IEEE, 54:1901-1909, December 1966.