The Art Of Analog Layout

index.pdf......Page 0
1.1 Semiconductors    1......Page 15
     1.1.1  Generation and Recombination  4......Page 18
     1.1.2  Extrinsic Semiconductor  6......Page 20
     1.1.3  Diffusion and Drift  9......Page 23
     1.2.1  Depletion Regions  10......Page 24
     1.2.2  PN Diodes   13......Page 27
     1.2.3  Schottky Diodes  15......Page 29
     1.2.4  Zener Diodes  17......Page 31
     1.2.5  Ohmic Contacts 19......Page 33
1.3  Bipolar Junction Transistors  20......Page 34
     1.3.1  Beta  22......Page 36
     1.3.2  I-V Characteristics  23......Page 37
1.4  MOS Transistors  24......Page 38
     1.4.1  Threshold Voltage  27......Page 41
     1.4.2  I-V Characteristics  29......Page 43
1.5  JFET Transistors  31......Page 45
1.6  Summary  33......Page 47
1.7  Exercises  34......Page 48
2.1  Silicon Manufacture  36......Page 50
      2.1.1  Crystal Growth  37......Page 51
      2.1.3  The Crystal Structure of Silicon  38......Page 52
      2.2.1  Photoresists 40......Page 54
      2.2.2  Photomasks and Reticles  41......Page 55
2.3  Oxide Growth and Removal  42......Page 56
      2.3.1  Oxide Growth and Deposition  43......Page 57
      2.3.2  Oxide Removal  44......Page 58
      2.3.3  Other Effects of Oxdie Growth and Removal 46......Page 60
      2.3.4  Local Oxidation of Silicon (LOCOS)  48......Page 62
2.4  Diffusion and Ion Implantation  49......Page 63
      2.4.1  Diffusion  50......Page 64
      2.4.2  Other Effects of Diffusion  52......Page 66
      2.4.3  Ion Implantation 53......Page 67
2.5  Silicon Deposition  55......Page 69
      2.5.1  Epitaxy  56......Page 70
2.6  Metallization  58......Page 72
      2.6.1  Deposition and Removal of Aluminum  59......Page 73
      2.6.2  Refractory Barrier Metal  60......Page 74
      2.6.3  Silicidation  62......Page 76
      2.6.4  Interlevel Oxide ,Interlevel Nitride , and Protective Overcoat 63......Page 77
2.7  Assembly  64......Page 78
      2.7.1  Mount and Bond  66......Page 80
2.9  Exercises  69......Page 83
      3.1.1  Essential Features  72......Page 86
               N-Buried Layer  73......Page 87
               Deep N+  74......Page 88
               Emitter Diffusion  75......Page 89
               Metallization  76......Page 90
              NPN Transistors  77......Page 91
              PNP Transistors  79......Page 93
              Resistors  81......Page 95
              Capacitors  83......Page 97
              Double-level Metal 84......Page 98
              Schottky Diodes  85......Page 99
              Super-beta Transistors  86......Page 100
3.2  Polysilicon-Gate CMOS  87......Page 101
     3.2.1  Essential Features  88......Page 102
              N-Well Diffusion  89......Page 103
              Channel Stop Implants  90......Page 104
              LOCOS Processing and Dummy Gate Oxidation  91......Page 105
              Threshold Adjust  92......Page 106
              Source/Drain Implants  93......Page 107
              Protective Overcoat  94......Page 108
              NMOS Transistors  95......Page 109
              PMOS Transistors  97......Page 111
              Resistors 98......Page 112
              Double-level Metal  100......Page 114
              Lightly Doped Drain(LDD) Transistors 101......Page 115
              Extended-Drain High-Voltage Transistors 103......Page 117
     3.3.1  Essential Features  104......Page 118
              Epitaxital Growth  106......Page 120
              Base Implant  107......Page 121
              LOCOS Processing and Dummy Gate Oxidation  108......Page 122
              Source/Drain Implants  109......Page 123
              Process Comparison  110......Page 124
    3.3.3  Avaliable Devices  111......Page 125
             PNP Transistors  112......Page 126
3.4  Summary  115......Page 129
3.5  Exercises  116......Page 130
      4.1.1  Electrostatic Discharge(ESD)  118......Page 132
               Preventative Measures  120......Page 134
               Effects  121......Page 135
      4.1.3  The Antenna Effect  122......Page 136
               Effects  124......Page 138
               Effects  125......Page 139
               Preventative Measures  126......Page 140
               Effects  128......Page 142
               Preventative Measures  130......Page 144
               Effects  131......Page 145
               Preventative Measures (Standard Bipolar) 133......Page 147
               Preventative Measures(CMOS and BiCMOS)  137......Page 151
4.4  Parasitics......Page 153
               Effects  140......Page 154
               Preventative Measures  142......Page 156
               Effects  143......Page 157
               Preventative Measures(Substrate Injection)  146......Page 160
               Preventative Measures(Cross-Injection) 151......Page 165
4.6  Exercises  153......Page 167
5.1  Resistivity and Sheet Resistance  156......Page 170
5.2  Resistor Layout  158......Page 172
    5.3.1  Process Variation  162......Page 176
    5.3.3  Nonlinearity  163......Page 177
    5.3.4  Contact Resistance  166......Page 180
5.4  Resistor Parasitics  167......Page 181
    5.5.1  Base Resistors  170......Page 184
    5.5.2  Emitter Resistors  171......Page 185
    5.5.3  Base Pinch Resistors  172......Page 186
    5.5.4  High-Sheet Resistors  173......Page 187
    5.5.5  Epi Pinch Resistors  175......Page 189
    5.5.6  Metl Resistors  176......Page 190
    5.5.7  Poly Resistors  177......Page 191
    5.5.9  N-well Resistors  180......Page 194
    5.5.10 Thin-film Resistors  181......Page 195
    5.6.1  Tweaking Resistors  182......Page 196
              Sliding Contacts  183......Page 197
              Metal Options  184......Page 198
              Fuses  185......Page 199
              Zener Zaps  189......Page 203
              Laser Trims  190......Page 204
5.7  Summary  191......Page 205
5.8  Exercises  192......Page 206
6.1  Capacitance  194......Page 208
   6.2.1  Process Variation  200......Page 214
   6.2.2  Voltage Modulation and Temperature Variation  201......Page 215
6.3  Capacitor Parasitics  203......Page 217
   6.4.1  Base-emitter Junction Capacitors  205......Page 219
   6.4.2  MOS Capacitors  207......Page 221
   6.4.3  Poly0-poly Capacitors 209......Page 223
   6.4.4  Miscellaneous Styles of Capacitors  211......Page 225
6.6  Exercises  212......Page 226
7.1  Measuring Mismatch  214......Page 228
   7.2.1  Random Statistical Fluctuations  217......Page 231
   7.2.2  Process Biases  219......Page 233
   7.2.3  Pattern Shift  220......Page 234
   7.2.4  Variations in Polysilicon Etch Rate  222......Page 236
   7.2.5  Diffusion Interactions  224......Page 238
   7.2.6  Stress Gradients and Package Shifts  226......Page 240
            Piezoresistivity  227......Page 241
            Gradients and Centroids  229......Page 243
            Common-centroid Layout  231......Page 245
            Location and Orientation  235......Page 249
  7.2.7  Temperature Gradients and Thermoelectrics  236......Page 250
           Thermal Gradients  238......Page 252
           Thermoelectric Effects  240......Page 254
           Voltage Modulation  242......Page 256
           Charge Spreading  245......Page 259
           Dielectric Polarization  246......Page 260
           Dielectric Relaxation  248......Page 262
  7.3.1  Rules for Resistor Matching  249......Page 263
  7.3.2  Rules for Capacitor Matching  253......Page 267
7.5  Exercises  257......Page 271
8.1  Topics in Bipolar Transistor Operation  260......Page 274
   8.1.2  Avalanche Breakdown  262......Page 276
   8.1.3  Thermal Runaway and Secondary Breakdown  264......Page 278
   8.1.4  Saturation in NPN Transistors  266......Page 280
   8.1.5  Saturation in Lateral PNP Transistors  270......Page 284
   8.1.6  Parasitics of Bipolar Transistors  272......Page 286
   8.2.1  The Standard Bipolar NPN Transistors  274......Page 288
            Construction of Small-signal NPN Transistors  276......Page 290
   8.2.2  The Standard Bipolar Substrate PNP Transistors  279......Page 293
            Construction of Small-signal Substrate PNP Transistors  281......Page 295
   8.2.3  The Standard Bipolar Lateral PNP Transistor  283......Page 297
            Construction of Small-signal Lateral PNP Transistors  283......Page 299
   8.2.4  High-Voltage Bipolar Transistors  291......Page 305
   8.3.1  Extensions to Standard Bipolar  293......Page 307
   8.3.2  Analog BiCMOS Bipolar Transistors  294......Page 308
   8.3.3  Bipolar Transistors in a CMOS Process  297......Page 311
   8.3.4  Advanced-technology Bipolar Transistors  299......Page 313
8.4  Summary  302......Page 316
8.5  Exercises  303......Page 317
9.1  Power Bipolar Transistors  306......Page 320
            Emitter Debiasing  307......Page 321
            Thermal Runaway and Secondary Breakdown  309......Page 323
            The Interdigitated-emitter Transistor  311......Page 325
            The Wide-emitter Narrow-contact Transistor  314......Page 328
            The Christmas-tree Device  315......Page 329
            The Cruciform-emitter Transistor  316......Page 330
            Power Transistor Layout in Analog BiCMOS  317......Page 331
            Selecting a Power Transistor Layout  318......Page 332
   9.1.3  Saturation Detection and Limiting  319......Page 333
9.2  Matching Bipolar Transistors  322......Page 336
   9.2.1  Random Variations  323......Page 337
   9.2.2  Emitter Degeneration  325......Page 339
   9.2.3  NBL Shadow  327......Page 341
   9.2.4  Thermal Gradients  328......Page 342
   9.2.5  Stress Gradients  332......Page 346
9.3  Rules for Bipolar Transistor Matching  334......Page 348
   9.3.1  Rules for Matching NPN Transistors  335......Page 349
   9.3.2  Rules for Matching Lateral PNP Transistors  337......Page 351
9.5  Exercises  340......Page 354
   10.1.1  Diodes-connected Transistors  343......Page 357
   10.1.2  Zener Diodes  346......Page 360
              Surface Zener Diodes  347......Page 361
              Buried Zeners  349......Page 363
   10.1.3  Schottky Diodes  352......Page 366
10.2  Diodes in CMOS and BiCMOS Processes  356......Page 370
   10.3.1  Matching PN Junction Diodes  359......Page 373
   10.3.2  Matching Zener Diodes  360......Page 374
   10.3.3  Matching Schottky Diodes  361......Page 375
10.5  Summary  362......Page 376
   11.1.1  Modeling the MOS Transistor  364......Page 378
              Device Transconductance  365......Page 379
              Threshold Voltage  367......Page 381
   11.1.2  Parasitics of MOS Transistors  370......Page 384
              Breakdown Mechanisms  372......Page 386
              CMOS Latchup  375......Page 389
11.2  Self-aligned Poly-Gate CMOS Transistors  376......Page 390
   11.2.1  Coding the MOS Transistor  377......Page 391
              Width and Length  378......Page 392
   11.2.2  N-well and P-well Process  379......Page 393
   11.2.3  Channel Stops  381......Page 395
   11.2.4  Trheshold Adjust Implants  383......Page 397
   11.2.5  Scaling the Transistor  386......Page 400
   11.2.6  Variant Structures  388......Page 402
              Annular Transistors  391......Page 405
   11.2.7  Backgate Contacts  393......Page 407
11.4  Exercises  396......Page 410
12.1  Extended-voltage Transistors  399......Page 413
   12.1.1  LDD and DDD Transistors  400......Page 414
              Extended-drain NMOS Transistors  403......Page 417
   12.1.3  Multiple Gate Oxides  405......Page 419
        Thermal Runaway  407......Page 421
        Rapid Transient Overload  408......Page 422
        MOS Swithces Versus Bipolar Switches  409......Page 423
   12.2.1  Conventional MOS Power Transistors  410......Page 424
              The Rectangular Device  411......Page 425
              The Diagonal Device  413......Page 427
              Other Considerations  414......Page 428
              Nonconventional Structures  416......Page 430
   12.2.2  DMOS Transistors  417......Page 431
              The Lateral DMOS Transistor  418......Page 432
              The DMOS NPN  420......Page 434
   12.3.1  Modeling the JFET  422......Page 436
   12.3.2  JFET Layout  423......Page 437
12.4  MOS Transistor Matching  426......Page 440
   12.4.1  Geometric Effects  427......Page 441
              Gate Oxide Thickness  428......Page 442
              Orientation  429......Page 443
              Polysilicon Etch Rate Variations  430......Page 444
              Contacts Over Active Gate  431......Page 445
              PMOS versus NMOS Transistors  432......Page 446
              Stress Gradients  433......Page 447
              Thermal Gradients  434......Page 448
   12.4.4  Common-centroid Layout of MOS Transistors  435......Page 449
12.5  Rules for MOS Transistor Matching  439......Page 453
12.6  Summary  442......Page 456
12.7  Exercises  443......Page 457
13.1  Merged Devices  445......Page 459
   13.1.1  Flawed Device Mergers  446......Page 460
   13.1.2  Successful Device Mergers  450......Page 464
   13.1.3  Low-risk Merged Devices  452......Page 466
   13.1.4  Medium-risk Merged Devices  453......Page 467
13.2  Guard Rings  455......Page 469
   13.2.1  Standard Bipolar Electron Guard Rings  456......Page 470
   13.2.2  Standard Bipolar Hole Guard Rings  457......Page 471
   13.2.3  Guard Rings n CMOS and BiCMOS Designs  458......Page 472
13.3  Single-level Interconnection  460......Page 474
   13.3.1  Mock Layouts and Stick Diagrams  461......Page 475
   13.3.2  Techniques for Crossing Leads  463......Page 477
   13.3.3  Types of Tunnels  464......Page 478
   13.4.1  Scribe Streets and Alignment Markers  466......Page 480
   13.4.2  Bondpads,Trimpads,and Testpads  468......Page 482
   13.4.3  ESD Structures  471......Page 485
              Zener Clamp  473......Page 487
              Two-stage Zener Clamps  475......Page 489
              Buffered Zener Clamp  476......Page 490
              Vces  Clamp  478......Page 492
              Vces Clamp  479......Page 493
              Additional ESD Structures for CMOS Processes  480......Page 494
   13.4.4  Selecting ESD Structures  483......Page 497
13.5  Exercises  485......Page 499
14.1  Die Planning  488......Page 502
              Vertical Bipolar Transistors  489......Page 503
              MOS Power Transistors  490......Page 504
   14.1.2  Die Area Estimation  491......Page 505
   14.1.3  Gross Profit Margin  494......Page 508
14.2  Floorplanning  495......Page 509
14.3  Top-level Interconnection  500......Page 514
   14.3.1  Principles of Channel Routing  501......Page 515
              Kelvin Connections  503......Page 517
              Noisy Signals and Sensitive Signals  504......Page 518
   14.3.3  Electromigration  506......Page 520
   14.3.4  Minimizing Stress Effects  508......Page 522
14.5  Exercises  510......Page 524
C......Page 547
E......Page 548
J......Page 549
N......Page 550
R......Page 551
S......Page 552
Z......Page 553