SystemVerilog for Verification: A Guide to Learning the Testbench Language Features

بر اساس نسخه دوم بسیار موفق، این نسخه توسعه‌یافته SystemVerilog برای تأیید: راهنمای یادگیری ویژگی‌های زبان Testbench همه ویژگی‌های تأیید زبان SystemVerilog را آموزش می‌دهد و صدها مثال ارائه می‌کند. مفاهیم و مبانی اساسی را به وضوح توضیح دهد. این شامل مطالبی هم برای مهندس تأیید تمام وقت و هم برای دانش‌آموزی است که این مهارت ارزشمند را یاد می‌گیرند.

در ویرایش سوم، نویسندگان کریس اسپیر و گرگ تامبش با نحوه تأیید یک طرح شروع می‌کنند و سپس از آن زمینه استفاده می‌کنند. برای نشان دادن ویژگی های زبان، از جمله مزایا و معایب سبک های مختلف، به خوانندگان اجازه می دهد بین گزینه های جایگزین انتخاب کنند. این کتاب درسی شامل تمرین‌های پایان فصل است که برای افزایش درک دانش‌آموزان از مطالب طراحی شده است. سایر ویژگی‌های این ویرایش عبارتند از:

• بخش‌های جدید در مورد متغیرهای استاتیک، مشخص‌کننده‌های چاپ، و DPI از استاندارد زبان IEEE 2009
• توضیحات ویژگی‌های UVM مانند کارخانه‌ها، رجیستری تست و پایگاه داده پیکربندی
• نمونه‌های کد توسعه یافته و توضیحات
• نمونه‌های متعددی که روی شبیه‌سازهای اصلی SystemVerilog آزمایش شده‌اند

SystemVerilog برای تأیید: راهنمای یادگیری ویژگی های زبان Testbench، نسخه سوم برای استفاده در دوره یک ترم SystemVerilog در SystemVerilog در سطح کارشناسی یا کارشناسی ارشد مناسب است. بسیاری از بهبودهای این نسخه جدید از طریق بازخورد ارائه شده از صدها خواننده جمع آوری شده است.

Based on the highly successful second edition, this extended edition of SystemVerilog for Verification: A Guide to Learning the Testbench Language Features teaches all verification features of the SystemVerilog language, providing hundreds of examples to clearly explain the concepts and basic fundamentals. It contains materials for both the full-time verification engineer and the student learning this valuable skill.

In the third edition, authors Chris Spear and Greg Tumbush start with how to verify a design, and then use that context to demonstrate the language features, including the advantages and disadvantages of different styles, allowing readers to choose between alternatives. This textbook contains end-of-chapter exercises designed to enhance students’ understanding of the material. Other features of this revision include:

• New sections on static variables, print specifiers, and DPI from the 2009 IEEE language standard
• Descriptions of UVM features such as factories, the test registry, and the configuration database
• Expanded code samples and explanations
• Numerous samples that have been tested on the major SystemVerilog simulators

SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Third Edition is suitable for use in a one-semester SystemVerilog course on SystemVerilog at the undergraduate or graduate level. Many of the improvements to this new edition were compiled through feedback provided from hundreds of readers.