SVA: The Power of Assertions in SystemVerilog

این کتاب راهنمای جامعی برای تأیید طرح‌های سخت‌افزاری مبتنی بر ادعا با استفاده از System Verilog Assertions (SVA) است. این خوانندگان را قادر می‌سازد تا با استفاده از تکنیک‌های مبتنی بر ادعا در آزمایش شبیه‌سازی، جمع‌آوری پوشش و تحلیل رسمی، هزینه تأیید را به حداقل برسانند. این کتاب توضیحات مفصلی از تمام ویژگی‌های زبانی SVA را ارائه می‌کند، همراه با مثال‌های گام به گام نحوه استفاده از آنها برای ساخت مجموعه‌های قدرتمند و قابل استفاده مجدد از ویژگی‌ها. این کتاب همچنین نشان می‌دهد که چگونه SVA در زبان گسترده‌تر System Verilog قرار می‌گیرد و روش‌هایی را نشان می‌دهد که ادعاها می‌توانند با سایر اجزای System Verilog تعامل داشته باشند. خواننده تازه وارد به راستی‌آزمایی سخت‌افزاری از مطالب کلی که ماهیت مدل‌ها و رفتارهای طراحی، نحوه اعمال آن‌ها و نقش‌های متفاوتی را که ادعاها بازی می‌کنند، توصیف می‌کند، سود می‌برد. این ویرایش دوم ویژگی‌های معرفی‌شده توسط IEEE 1800-2012 اخیر را پوشش می‌دهد.

استاندارد سیستم Verilog، به طور مفصل ساختارهای ادعایی جدید و پیشرفته را توضیح می‌دهد. این کتاب SVA را برای طراحان سخت‌افزار، مهندسین تأیید، متخصصان تأیید رسمی و توسعه‌دهندگان ابزار EDA قابل استفاده و قابل دسترس می‌سازد. این کتاب با تمرین های متعدد، از نظر عمق و دشواری، به عنوان متنی برای دانش آموزان نیز مناسب است.

This book is a comprehensive guide to assertion-based verification of hardware designs using System Verilog Assertions (SVA). It enables readers to minimize the cost of verification by using assertion-based techniques in simulation testing, coverage collection and formal analysis. The book provides detailed descriptions of all the language features of SVA, accompanied by step-by-step examples of how to employ them to construct powerful and reusable sets of properties. The book also shows how SVA fits into the broader System Verilog language, demonstrating the ways that assertions can interact with other System Verilog components. The reader new to hardware verification will benefit from general material describing the nature of design models and behaviors, how they are exercised, and the different roles that assertions play. This second edition covers the features introduced by the recent IEEE 1800-2012.

System Verilog standard, explaining in detail the new and enhanced assertion constructs. The book makes SVA usable and accessible for hardware designers, verification engineers, formal verification specialists and EDA tool developers. With numerous exercises, ranging in depth and difficulty, the book is also suitable as a text for students.