Quantum Transport in Ultrasmall Devices: Proceedings of a NATO Advanced Study Institute on Quantum Transport in Ultrasmall Devices, held July 17–30, 1994, in II Ciocco, Italy

عملکرد دستگاه های نیمه هادی به استفاده از موانع پتانسیل الکتریکی (مانند تخلیه دروازه) در کنترل چگالی حامل (الکترون ها و سوراخ ها) و حمل و نقل آنها بستگی دارد. اگرچه یک طراحی موفق دستگاه کاملاً پیچیده است و جنبه‌های زیادی را در بر می‌گیرد، مهندسی دستگاه عمدتاً برای ابداع یک \"بهترین\" طراحی دستگاه با تعریف ساختارهای بهینه دستگاه و دستکاری پروفایل‌های ناخالصی برای به دست آوردن کنترل بهینه جریان حامل از طریق دستگاه است. با کوچکتر و کوچکتر شدن مقیاس دستگاه، این به طور فزاینده ای دشوار می شود. از زمان معرفی مدارهای مجتمع، تعداد ترانزیستورهای منفرد روی یک تراشه تقریباً هر سه سال یکبار دو برابر شده است. با افزایش تعداد دستگاه‌ها، ابعاد بحرانی کوچک‌ترین ویژگی، مانند طول دروازه (که به طول حمل و نقل تعیین‌کننده کانال مربوط می‌شود)، در نتیجه کاهش یافته است. کاهش این قانون طراحی تقریباً با ضریب 1.4 در هر نسل انجام می شود، که به این معنی است که ما از 0. 1-0 استفاده خواهیم کرد. 15). قوانین lm برای تراشه های 4 گیگابایتی یک دهه بعد. اگر این برون یابی را ادامه دهیم، فناوری فعلی به قوانین طراحی 30 نانومتری و یک سلول 3 2 با اندازه < 10 نانومتر برای یک تراشه حافظه 1 ترابایتی تا سال 2020 نیاز دارد. مشکلات معروف، اما قدیمی‌تر، شامل اثرات حامل داغ، جلوه‌های کانال کوتاه، و غیره است. یک مشکل بالقوه، که نیاز به انتقال کوانتومی را نشان می‌دهد، ناشی از نوسانات ناخالصی است.

The operation of semiconductor devices depends upon the use of electrical potential barriers (such as gate depletion) in controlling the carrier densities (electrons and holes) and their transport. Although a successful device design is quite complicated and involves many aspects, the device engineering is mostly to devise a "best" device design by defIning optimal device structures and manipulating impurity profIles to obtain optimal control of the carrier flow through the device. This becomes increasingly diffIcult as the device scale becomes smaller and smaller. Since the introduction of integrated circuits, the number of individual transistors on a single chip has doubled approximately every three years. As the number of devices has grown, the critical dimension of the smallest feature, such as a gate length (which is related to the transport length defIning the channel), has consequently declined. The reduction of this design rule proceeds approximately by a factor of 1. 4 each generation, which means we will be using 0. 1-0. 15 ). lm rules for the 4 Gb chips a decade from now. If we continue this extrapolation, current technology will require 30 nm design rules, and a cell 3 2 size < 10 nm , for a 1Tb memory chip by the year 2020. New problems keep hindering the high-performance requirement. Well-known, but older, problems include hot carrier effects, short-channel effects, etc. A potential problem, which illustrates the need for quantum transport, is caused by impurity fluctuations.