Power-constrained Testing of VLSI Circuits

به حداقل رساندن اتلاف توان در مدارهای مجتمع (VLSI) در مقیاس بسیار بزرگ برای بهبود قابلیت اطمینان و کاهش هزینه های بسته بندی مهم است. در حالی که بسیاری از تکنیک‌ها کاهش توان را در طول حالت عملکردی (عادی) بررسی کرده‌اند، مهم است که بررسی شود اتلاف توان در طول فعالیت مدار آزمایشی به طور قابل‌توجهی در طول آزمایش بیشتر از عملکرد عملکردی است. به عنوان مثال، در طول اجرای جلسات خودآزمایی داخلی (BIST) در میدان، اتلاف بیش از حد توان می تواند قابلیت اطمینان مدار مورد آزمایش را به دلیل دما و چگالی جریان بالاتر کاهش دهد.

تست قدرت محدود مدارهای VLSI بر تکنیک هایی برای به حداقل رساندن اتلاف توان در طول کاربرد آزمایشی در سطوح منطقی و انتقال ثبت انتزاع جریان طراحی VLSI تمرکز دارد. بخش اول این کتاب به بررسی تکنیک های موجود برای آزمایش محدود توان مدارهای VLSI می پردازد. در بخش دوم، چندین تکنیک اتوماسیون تست برای کاهش توان در مدارهای ترتیبی مبتنی بر اسکن و مسیرهای داده BIST ارائه شده است.

Minimization of power dissipation in very large scale integrated (VLSI) circuits is important to improve reliability and reduce packaging costs. While many techniques have investigated power minimization during the functional (normal) mode of operation, it is important to examine the power dissipation during the test circuit activity is substantially higher during test than during functional operation. For example, during the execution of built-in self-test (BIST) in-field sessions, excessive power dissipation can decrease the reliability of the circuit under test due to higher temperature and current density.

Power-Constrained Testing of VLSI Circuits focuses on techniques for minimizing power dissipation during test application at logic and register-transfer levels of abstraction of the VLSI design flow. The first part of this book surveys the existing techniques for power constrained testing of VLSI circuits. In the second part, several test automation techniques for reducing power in scan-based sequential circuits and BIST data paths are presented.