Pipelined ADC Design and Enhancement Techniques

ADC های خط لوله طی چند سال اخیر پیشرفت های خارق العاده ای در عملکرد داشته اند. به این ترتیب، هنگام طراحی یک ADC خط لوله، درک روشنی از معاوضه‌های طراحی و تکنیک‌های پیشرفته برای پیاده‌سازی ADC‌های کم مصرف امروزی با کارایی بالا لازم است. نوشته شده برای محققان و متخصصان، طراحی ADC خط لوله و تکنیک های بهبود ارائه می دهد:

i.) یک بحث آموزشی، برای کسانی که تازه وارد ADC های خط لوله شده اند، از طراحی اساسی و معاوضه های مربوط به طراحی یک ADC خط لوله

ii.) بحث مفصل در مورد چهار توپولوژی جدید ADC خط لوله آزمایش شده سیلیکونی برای کسانی که به دنبال کسب بینش در مورد طراحی پیشرفته در محوطه. ADCهای مشروح عبارتند از:

- یک ADC 11 بیتی 45MS/s که به سرعت به صورت دیجیتالی در پس زمینه هم DAC و هم خطاهای دریافتی را کالیبره می کند

- یک ADC 10 بیتی با توان مقیاس پذیر بین 50MS/s (35mW) تا 1kS/s (15μW)

- یک ADC 10 بیتی برای استفاده در سیستم‌های نمونه‌برداری فرعی با تکنیکی برای از بین بردن نمونه جلویی و نگه‌داشتن

- یک ADC 10 بیتی 50MS/s که از رویکرد مبتنی بر پمپ شارژ خازنی استفاده می کند تا توان مصرفی بسیار کمی 9.9 میلی وات را فراهم کند.

Pipelined ADCs have seen phenomenal improvements in performance over the last few years. As such, when designing a pipelined ADC a clear understanding of the design tradeoffs, and state of the art techniques is required to implement today's high performance low power ADCs. Written for both researchers and professionals, Pipelined ADC Design and Enhancement Techniques provides:

i.) A tutorial discussion, for those new to pipelined ADCs, of the basic design and tradeoffs involved in designing a pipelined ADC

ii.) A detailed discussion of four novel silicon tested pipelined ADC topologies geared towards those looking to gain insight into state-of-the-art design in the area. The ADCs detailed include:

- An 11-bit 45MS/s ADC which rapidly digitally calibrates in the background both DAC and gain errors

- A 10-bit ADC with power scalable between 50MS/s (35mW) to 1kS/s (15µW)

- A 10-bit ADC for use in sub-sampled systems with a technique to eliminate the front-end sample-and-hold

- A 10-bit, 50MS/s ADC which uses a capacitive charge pump based approach to enable a very small power consumption of 9.9mW.