On-chip ESD protection for integrated circuits : an IC design perspective

Contents......Page 8
Dedication......Page 6
Acknowledgements......Page 14
Preface......Page 16
1.1 A Little Historical Story......Page 18
1.2 ESD Failure – An IC Reliability Problem......Page 19
1.3 On-Chip ESD Protection-General Remedy......Page 21
1.4 Challenges in ESD Protection Design......Page 23
1.5 Scope of this Book......Page 24
References......Page 26
2.1 Nature of ESD Phenomena......Page 28
2.2 HBM Model......Page 31
2.3 MM Model......Page 35
2.4 CDM Model......Page 38
2.5 TLP Model......Page 41
2.6 Other Models......Page 44
2.7 ESD Zapping Tests......Page 47
2.8 Summary......Page 48
References......Page 50
3.1 On-Chip ESD Protection Mechanisms......Page 52
3.2.1 Diode Device Physics......Page 54
3.2.2 Diode in ESD Protection Operation......Page 57
3.2.3 Diode Parasitic Modelling......Page 58
3.3.1 BJT Device Physics......Page 59
3.3.2 BJT in ESD Protection Operation......Page 63
3.3.3 BJT Parasitic Modelling......Page 66
3.4.1 MOSFET Device Physics......Page 68
3.4.2 ggMOSFET in ESD Protection Operation......Page 71
3.4.3 MOSFET Parasitic Modelling......Page 74
3.5.1 SCR Device Physics......Page 76
3.5.2 SCR in ESD Protection Operation......Page 81
3.5.3 SCR Parasitic Modelling......Page 84
3.6. Summary......Page 87
References......Page 88
4.1 Input ESD Protection Schemes......Page 90
4.1.1 A Primary-Secondary ESD Protection Network......Page 91
4.1.2 Multiple-Finger ESD Protection Structure......Page 92
4.1.3 Gate-Coupled MOS ESD Protection Structure......Page 94
4.1.4 BJT ESD Protection Network......Page 97
4.1.5 SCR ESD Protection Network......Page 102
4.2 Output ESD Protection Schemes......Page 106
4.2.1 Dedicated Output ESD Protection Network......Page 107
4.3. Power Clamps......Page 112
4.3.1 NMOS Power Clamp......Page 113
4.3.2 SCR Power Clamp......Page 114
4.3.3 Diode String Power Clamp......Page 115
4.3.4 Switch as Power Clamp......Page 119
4.4 Summary......Page 121
References......Page 122
5.1 ESD Protection for Mixed-Signal ICs......Page 124
5.2 ESD Protection for RF ICs......Page 125
5.3 Low-Parasitic Multiple-Mode Solutions......Page 130
5.3.1 A Dual-Direction ESD Protection Structure......Page 132
5.3.2 An All-in-One Multiple-Mode ESD Protection Design......Page 138
5.4 Whole-Chip ESD Protection Schemes......Page 143
5.4.2 A Pad + Clamp Scheme......Page 144
5.4.3 A Common ESD Discharge Bus Scheme......Page 146
5.5 Non-portability in ESD Protection......Page 147
5.6 Summary......Page 148
References......Page 149
6.1 Why ESD Failure Analysis?......Page 152
6.2 ESD FA Techniques......Page 153
6.3 Some ESD Failure Signatures......Page 155
6.4 ESD FA Correlation......Page 172
6.5 Latent ESD Failure......Page 176
6.6 ESD Failure Modeling and Criteria......Page 179
6.7 Summary......Page 182
References......Page 184
7.1 Layout vs. ESD Protection......Page 188
7.2 Regular Layout for ESD Protection......Page 189
7.3 Special Layout for ESD Protection......Page 200
7.4 Advanced Layout Design Concepts......Page 210
7.5 Technology Scaling vs. ESD Protection......Page 222
7.6 New Technology vs. ESD Protection......Page 223
7.7 ESD Protection for SOI and SiGe......Page 227
7.8 ESD Protection for Nano Technology......Page 232
7.9 Summary......Page 233
References......Page 234
8.1 ESD Protection Design Methods: Trial-&-Error versus Predictive......Page 236
8.2 ESD Design-Simulation: Device Level versus Circuit Level......Page 238
8.3 ESD Protection Device Modeling......Page 241
8.4 Mixed-Mode ESD Simulation for Design Prediction......Page 246
8.5 Mixed-Mode ESD Simulation: Case Study......Page 251
8.5.1 Understanding ESD Simulation Results......Page 252
8.5.2 Case 1: NMOS ESD Protection Structures in 0.8μm BiCMOS......Page 256
8.5.3 Case 2: MOS ESD Protection Circuit in 0.35μm CMOS......Page 263
8.5.4 Case 3: Metal Interconnect in ESD Protection Design......Page 266
8.5.5 Case 4: A Dual-Direction ESD Protection Structure in BiCMOS......Page 268
8.6 ESD Protection Design Verification......Page 272
8.7. Summary......Page 273
References......Page 275
9.1 Chip-Level ESD Protection Design......Page 278
9.2 Circuit-to-ESD Influences: Pre-mature ESD Failures......Page 279
9.3 ESD-to-Circuit Influences: Circuit Performance Degradation......Page 285
9.4. Summary......Page 297
References......Page 299
10.1 Conclusion Remarks......Page 300
10.2 Future Work......Page 302
Appendix A :Summary for ESD Test Standards......Page 304
References......Page 308
Appendix B :Commercial ESD Testing Systems......Page 310
Appendix C :ESD Protection Circuit Design Checklist......Page 312
Index......Page 316
H......Page 318
V......Page 319
Z......Page 320