Network-on-Chip Architectures: A Holistic Design Exploration

کاهش مداوم اندازه ویژگی ها در رژیم مقیاس نانو منجر به افزایش چشمگیر چگالی ترانزیستورها شده است. ادغام در این سطوح اهمیت اتصالات درون تراشه را برجسته کرده است. معماری‌های شبکه روی تراشه (NoC) به‌عنوان راه‌حلی ممکن برای تأخیرهای سیم‌کشی جهانی در تراشه‌های چند هسته‌ای در نظر گرفته می‌شوند و اخیراً در یک حوزه تحقیقاتی قابل توجه متبلور شده‌اند. شبکه های روی تراشه به دلیل ماهیت ذاتاً محدود به منابع، طعم جدیدی را به تحقیقات ارتباطی القا می کنند. علیرغم ویژگی سبک وزن مورد نیاز اجزای NoC، طراحی های مدرن به تاخیرهای ارتباطی بسیار کم نیاز دارند تا بتوانند با افزایش پهنای باند داده مقابله کنند. کار ارائه شده در معماری شبکه روی تراشه این مسائل را از طریق یک کاوش جامع در فضای طراحی مورد بررسی قرار می دهد. جنبه های طراحی NoC از طریق یک منشور پنج وجهی شامل پنج موضوع اصلی مشاهده می شود: (1) عملکرد، (2) مصرف منطقه سیلیکون، (3) بهره وری توان/انرژی، (4) قابلیت اطمینان، و (5) تغییرپذیری. این پنج جنبه به عنوان محرک های اساسی طراحی و معیارهای ارزیابی حیاتی در تلاش برای اجرای کارآمد NoC عمل می کنند. کاوش تحقیقاتی از یک رویکرد دو جانبه استفاده می کند: (الف) نوآوری های معماری میکرو در اجزای اصلی NoC، و (ب) انتخاب های معماری ماکرو با هدف ادغام یکپارچه ستون فقرات اتصال با ماژول های سیستم باقی مانده. این دو رشته تحقیقاتی و پنج معیار کلیدی فوق الذکر حمله ای جامع و عمیق به اکثر مسائل پیرامون طراحی NoCها در معماری های چند هسته ای ایجاد می کنند.

The continuing reduction of feature sizes into the nanoscale regime has led to dramatic increases in transistor densities. Integration at these levels has highlighted the criticality of the on-chip interconnects. Network-on-Chip (NoC) architectures are viewed as a possible solution to burgeoning global wiring delays in many-core chips, and have recently crystallized into a significant research domain. On-chip networks instill a new flavor to communication research due to their inherently resource-constrained nature. Despite the lightweight character demanded of the NoC components, modern designs require ultra-low communication latencies in order to cope with inflating data bandwidths. The work presented in Network-on-Chip Architectures addresses these issues through a comprehensive exploration of the design space. The design aspects of the NoC are viewed through a penta-faceted prism encompassing five major issues: (1) performance, (2) silicon area consumption, (3) power/energy efficiency, (4) reliability, and (5) variability. These five aspects serve as the fundamental design drivers and critical evaluation metrics in the quest for efficient NoC implementations. The research exploration employs a two-pronged approach: (a) MICRO-architectural innovations within the major NoC components, and (b) MACRO-architectural choices aiming to seamlessly merge the interconnection backbone with the remaining system modules. These two research threads and the aforementioned five key metrics mount a holistic and in-depth attack on most issues surrounding the design of NoCs in multi-core architectures.