Nanoscale Memory Repair

6.3 Reduction Techniques for Interdie Speed-Variation Errors......Page 3
  6.3.1 On-Chip VBB Compensation......Page 5
   5.3.1.2 Lowest Necessary Vt (Vt0)......Page 7
Cover......Page 1
 6.2 Reduction Techniques for Speed-Degradation Errors......Page 2
 Contents......Page 8
  6.3.2 On-Chip VDD Compensation and Others......Page 9
  5.4.1 Planar FD-SOI MOSFETs......Page 11
  1.2.2 Redundancy......Page 14
 1.4 Speed-Relevant Errors and Repair Techniques......Page 15
  1.2.3 ECC......Page 16
Nanoscale Memory Repair......Page 4
 1.1 Introduction......Page 12
  5.5.1 Gate-Source Offset Driving......Page 18
  3.4.8 Nonbinary Code......Page 21
  5.5.3 Combined Driving......Page 24
  5.6.4 The 8-T Cell......Page 31
  5.7.4 Comparison Between Vmin(SA) and Vmin(Cell)......Page 34
  5.7.6 FD-SOI Cells......Page 36
  5.8.1 Improvement of Power Supply Integrity......Page 38
  2.4.2 Circuit Implementations......Page 40
 References......Page 42
 3.7 Application of ECC......Page 43
 2.5 Intrasubarray Replacement......Page 46
 References......Page 10
 5.5 Logic Circuits for Wider Margins......Page 17
 2.1 Introduction......Page 29
  3.6.1 Reduction in Soft-Error Rate......Page 37
  2.4.1 Principle of Replacement......Page 39
   3.7.1.1 ECC Using Bidirectional Parity Code......Page 44
   3.7.1.2 ECC Using (Extended) Hamming Code......Page 47
   3.7.1.3 Multicell Error Problem......Page 51
   3.7.1.4 Partial-Write Problem......Page 54
   3.7.1.5 Startup Problem......Page 57
  3.7.2 Application to Serial-Access Memories......Page 58
 2.6 Intersubarray Replacement......Page 62
   3.7.4.1 Mask ROMs......Page 65
  2.8.1 Fuses......Page 66
 3.8 Testing for ECC......Page 67
  2.8.2 Antifuses......Page 68
 Preface......Page 6
  1.2.1 Hard and Soft Errors......Page 13
  1.3.2 Timing and Voltage Margin Errors......Page 22
  1.3.3 Reductions of Margin Errors......Page 25
 1.4 Speed-Relevant Errors and Repair Techniques......Page 26
 References......Page 27
  2.2.2 Negative-Binomial Distribution Model......Page 32
  5.7.2 Vmin(SA) of Sense Amplifier......Page 33
 2.3 Yield Improvement Through Redundancy......Page 35
  1.2.4 Combination of Redundancy and ECC......Page 19
 1.3 Margin Errors and Repair Techniques......Page 20
  2.2.1 Poisson Distribution Model......Page 30
  2.5.1 Simultaneous and Individual Replacement......Page 49
  2.5.2 Flexible Replacement......Page 52
  2.5.3 Variations of Intrasubarray Replacement......Page 59
 2.7 Subarray Replacement......Page 64
  2.8.3 Nonvolatile Memory Cells......Page 70
 2.9 Testing for Redundancy......Page 71
 References......Page 74
 3.1 Introduction......Page 78
  3.2.1 Coding Procedure......Page 79
  3.2.2 Decoding Procedure......Page 81
 3.3 Galois Field......Page 84
 3.4 Error-Correcting Codes......Page 86
  3.4.1 Minimum Distance......Page 87
  3.4.2 Number of Check Bits......Page 88
  3.4.4 Hamming Code......Page 91
  3.4.5 Extended Hamming Code and Hsiao Code......Page 93
  3.4.6 Bidirectional Parity Code......Page 94
  3.4.7 Cyclic Code......Page 95
  3.4.8 Nonbinary Code......Page 98
  3.5.1 Coding and Decoding Circuits for Hamming Code......Page 101
  3.5.2 Coding and Decoding Circuits for Cyclic Hamming Code......Page 106
  3.5.3 Coding and Decoding Circuits for Nonbinary Code......Page 111
  3.6.1 Reduction in Soft-Error Rate......Page 114
   3.6.1.1 Single-Error Correction......Page 115
   3.6.1.2 Double-Error Correction......Page 116
   3.6.2.1 Single-Error Correction......Page 117
   3.6.2.2 Double-Error Correction......Page 119
 3.7 Application of ECC......Page 120
   3.7.1.1 ECC Using Bidirectional Parity Code......Page 121
   3.7.1.2 ECC Using (Extended) Hamming Code......Page 124
   3.7.1.3 Multicell Error Problem......Page 128
   3.7.1.4 Partial-Write Problem......Page 131
   3.7.1.5 Startup Problem......Page 134
  3.7.2 Application to Serial-Access Memories......Page 135
  3.7.3 Application to Multilevel-Storage Memories......Page 139
   3.7.4.1 Mask ROMs......Page 142
   3.7.4.2 Content Addressable Memories (CAMs)......Page 143
 3.8 Testing for ECC......Page 144
 References......Page 145
  4.2.1 Principle of Synergistic Effect......Page 147
   4.2.2.1 Row Redundancy......Page 152
   4.2.2.2 Column Redundancy......Page 154
   4.2.2.3 Row and Column Redundancies......Page 157
  4.3.2 Estimated Effect......Page 159
 References......Page 163
 5.1 Introduction......Page 164
 5.2 Definition of Vmin......Page 166
   5.3.1.1 MOSFETs Governing Vmin......Page 167
   5.3.1.2 Lowest Necessary Vt (Vt0)......Page 170
   5.3.1.4 Maximum Deviation, DeltaVtmax......Page 171
  5.3.2 Comparison of Vmin for Logic Block, SRAMs, and DRAMs......Page 172
  5.4.1 Planar FD-SOI MOSFETs......Page 174
  5.4.2 FinFETs......Page 176
 5.5 Logic Circuits for Wider Margins......Page 180
  5.5.1 Gate-Source Offset Driving......Page 181
  5.5.2 Gate-Source Differential Driving......Page 185
  5.5.3 Combined Driving......Page 187
  5.5.4 Instantaneous Activation of Low-Vt0 MOSFETs......Page 188
  5.6.1 Ratio Operations of the 6-T Cell......Page 189
  5.6.2 Shortening of Datalines and Up-Sizing of the 6-T Cell......Page 190
  5.6.3 Power Managements of the 6-T Cell......Page 192
  5.6.4 The 8-T Cell......Page 194
  5.7.1 Sensing Schemes......Page 195
  5.7.2 Vmin(SA) of Sense Amplifier......Page 196
  5.7.3 Vmin(Cell) of Cell......Page 197
  5.7.5 Low-Vt0 Sense Amplifier......Page 198
  5.7.6 FD-SOI Cells......Page 199
  5.8.1 Improvement of Power Supply Integrity......Page 201
  5.8.2 Reduction in Vt0 at Subsystem Level......Page 202
  5.8.3 Low-Vt0 Power Switches......Page 203
 References......Page 205
 6.1 Introduction......Page 209
 6.2 Reduction Techniques for Speed-Degradation Errors......Page 210
 6.3 Reduction Techniques for Interdie Speed-Variation Errors......Page 211
  6.3.1 On-Chip VBB Compensation......Page 213
  6.3.2 On-Chip VDD Compensation and Others......Page 217
 References......Page 218
Index......Page 219