Modeling of Electrical Overstress in Integrated Circuits

تنش بیش از حد الکتریکی (EOS) و تخلیه الکترواستاتیکی (ESD) یکی از غالب‌ترین تهدیدها برای مدارهای مجتمع (IC) هستند. این نگرانی‌های مربوط به قابلیت اطمینان با کاهش مقیاس اندازه ویژگی‌های دستگاه جدی‌تر می‌شوند. مدلسازی فشار بیش از حد الکتریکی درمدارهای مجتمع تجزیه و تحلیل جامعی از خرابی های مربوط به EOS/ESD در دستگاه های حفاظتی I/O در مدارهای مجتمع ارائه می دهد.
طراحی مدارهای حفاظتی ورودی/خروجی به دلیل عدم وجود ابزارهای تحلیل سیستماتیک و دستورالعمل های طراحی بتن، به روش ضربه یا اشتباه انجام شده است. به طور کلی، توسعه ساختارهای محافظ روی تراشه یک فرآیند تکراری طولانی و پرهزینه است که شامل طراحی، ساخت، آزمایش و طراحی مجدد تستر است. هنگامی که تکنولوژی تغییر می کند، همان فرآیند باید تقریباً به طور کامل تکرار شود. این را می توان به فقدان ابزارهای CAD کارآمد که قادر به شبیه سازی رفتار دستگاه تا زمان شروع خرابی هستند نسبت داد که یک مشکل الکتروترمال سه بعدی است. به این دلایل، توسعه و استفاده از معیار مناسبی از استحکام EOS مدارهای مجتمع به منظور رسیدگی به مسئله حفاظت EOS روی تراشه مهم است. درک اساسی از پدیده های فیزیکی منجر به خرابی دستگاه تحت رویدادهای ESD/EOS برای توسعه مدل های دستگاه و ابزارهای CAD که می توانند رفتار دستگاه را تا زمان شروع خرابی حرارتی به طور موثر توصیف کنند، مورد نیاز است.
مدل‌سازی فشار بیش از حد الکتریکی در مدارهای مجتمع برای طراحان VLSI و مهندسین قابلیت اطمینان، به‌ویژه کسانی که روی توسعه ابزارهای تحلیل EOS/ESD کار می‌کنند، است. مهندسان CAD که بر روی توسعه شبیه‌سازهای الکتروترمال سطح مدار و سطح دستگاه کار می‌کنند نیز از مواد تحت پوشش بهره خواهند برد. این کتاب همچنین مورد توجه محققان و دانشجویان سال اول و دوم تحصیلات تکمیلی که در زمینه دستگاه های نیمه هادی و زمینه های قابلیت اطمینان آی سی کار می کنند، خواهد بود.

Electrical overstress (EOS) and Electrostatic discharge (ESD) pose one of the most dominant threats to integrated circuits (ICs). These reliability concerns are becoming more serious with the downward scaling of device feature sizes. Modeling of Electrical Overstress inIntegrated Circuits presents a comprehensive analysis of EOS/ESD-related failures in I/O protection devices in integrated circuits.
The design of I/O protection circuits has been done in a hit-or-miss way due to the lack of systematic analysis tools and concrete design guidelines. In general, the development of on-chip protection structures is a lengthy expensive iterative process that involves tester design, fabrication, testing and redesign. When the technology is changed, the same process has to be repeated almost entirely. This can be attributed to the lack of efficient CAD tools capable of simulating the device behavior up to the onset of failure which is a 3-D electrothermal problem. For these reasons, it is important to develop and use an adequate measure of the EOS robustness of integrated circuits in order to address the on-chip EOS protection issue. Fundamental understanding of the physical phenomena leading to device failures under ESD/EOS events is needed for the development of device models and CAD tools that can efficiently describe the device behavior up to the onset of thermal failure.
Modeling of Electrical Overstress in Integrated Circuits is for VLSI designers and reliability engineers, particularly those who are working on the development of EOS/ESD analysis tools. CAD engineers working on development of circuit level and device level electrothermal simulators will also benefit from the material covered. This book will also be of interest to researchers and first and second year graduate students working in semiconductor devices and IC reliability fields.