Minimizing and exploiting leakage in VLSI design

به حداقل رساندن و بهره برداری از نشت در طراحی VLSI

نیخیل جایاکومار، سوگانث پل، راجش گارگ، کانوپریا گولاتی و سونیل پی. خاتری

مصرف برق مدارهای مجتمع VLSI (مقیاس بسیار بزرگ) با سرعت نگران کننده ای در حال افزایش است. این افزایش در مصرف برق، همراه با افزایش تقاضا برای وسایل الکترونیکی قابل حمل/دستی، امروزه مصرف برق را به یک نگرانی غالب در طراحی مدارهای VLSI تبدیل کرده است. به طور سنتی، توان دینامیکی (سوئیچینگ) بر مصرف برق کل یک IC غالب بوده است. با این حال، با توجه به روند مقیاس بندی فعلی، قدرت نشتی در حال حاضر به یک جزء اصلی از کل مصرف برق در مدارهای VLSI تبدیل شده است. کاهش توان نشتی به ویژه در وسایل الکترونیکی قابل حمل/دستی مانند تلفن‌های همراه و PDA بسیار مهم است.

این کتاب تکنیک هایی را با هدف کاهش و بهره برداری از توان نشتی در آی سی های دیجیتال VLSI ارائه می کند. بخش اول این کتاب چندین رویکرد برای کاهش نشتی در مدار ارائه می‌کند. بخش دوم این کتاب به خوانندگان نشان می‌دهد که چگونه با استفاده از منطق زیرآستانه، با تعصب بدنه تطبیقی، مشکل نشت را به یک فرصت تبدیل کنند تا طرح‌ها را در برابر تغییرات مقاوم کنند. بخش سوم این کتاب با استفاده از ایده های ارائه شده در قسمت دوم این کتاب، جزئیات طراحی و اجرای یک آی سی زیر آستانه را ارائه می کند.

• رویکردهای مختلفی را برای کنترل و بهره برداری از نشت ارائه می دهد، از جمله رویکردهای ضمنی برای یافتن نشت همه بردارهای ورودی در یک طرح، تکنیک هایی برای یافتن بردار حداقل نشت یک طرح (با و بدون اصلاح مدار)، رویکردهای ASIC برای کاهش شدید نشت، و روش‌هایی برای یافتن ولتاژ بایاس معکوس بهینه برای کاهش حداکثری نشت.

<. LI> یک متدولوژی طراحی عملی و با تحمل تغییرات را برای پیاده‌سازی منطق زیرآستانه با استفاده از بایاس بدنه تطبیقی ​​حلقه بسته (ABB) و طراحی مبتنی بر شبکه PLA (NPLA) ارائه می‌کند. علاوه بر این، تکنیک‌های ریزلوله‌سازی ناهمزمان ارائه شده‌اند تا به طور قابل‌توجهی جریمه سرعت طراحی زیرآستانه را بازیابی کنند.

• رویکرد طراحی آستانه فرعی ABB و NPLA پیشنهادی را تأیید می‌کند اجرای طرح فرستنده BFSK در سبک طراحی پیشنهادی نتایج آزمایش از IC ساخته شده نیز ارائه شده است، که نشان می‌دهد برای یک فرآیند 0.25 میلی‌متری می‌توان به بهبود توان 20X دست یافت (بهبود توان پیش‌بینی‌شده 100X تا 500X برای فرآیندهای 65nm است).

Minimizing and Exploiting Leakage in VLSI Design

Nikhil Jayakumar, Suganth Paul, Rajesh Garg, Kanupriya Gulati and Sunil P. Khatri

Power consumption of VLSI (Very Large Scale Integrated) circuits has been growing at an alarmingly rapid rate. This increase in power consumption, coupled with the increasing demand for portable/hand-held electronics, has made power consumption a dominant concern in the design of VLSI circuits today. Traditionally, dynamic (switching) power has dominated the total power consumption of an IC. However, due to current scaling trends, leakage power has now become a major component of the total power consumption in VLSI circuits. Leakage power reduction is especially important in portable/hand-held electronics such as cell-phones and PDAs.

This book presents techniques aimed at reducing and exploiting leakage power in digital VLSI ICs. The first part of this book presents several approaches to reduce leakage in a circuit. The second part of this book shows readers how to turn the leakage problem into an opportunity, through the use of sub-threshold logic, with adaptive body bias to make the designs robust to variations. The third part of this book presents design and implementation details of a sub-threshold IC, using the ideas presented in the second part of this book.

• Provides a variety of approaches to control and exploit leakage, including implicit approaches to find the leakage of all input vectors in a design, techniques to find the minimum leakage vector of a design (with and without circuit modification), ASIC approaches to drastically reduce leakage, and methods to find the optimal reverse bias voltage to maximally reduce leakage.
• Presents a variation-tolerant, practical design methodology to implement sub-threshold logic using closed-loop adaptive body bias (ABB) and Network of PLA (NPLA) based design. In addition, asynchronous micropipelining techniques are presented, to substantially reclaim the speed penalty of sub-threshold design.
• Validates the proposed ABB and NPLA sub-threshold design approach by implementing a BFSK transmitter design in the proposed design style. Test results from the fabricated IC are provided as well, indicating that a power improvement of 20X can be obtained for a 0.25um process (projected power improvements are 100X to 500X for 65nm processes).