Low-Power Deep Sub-Micron CMOS Logic: Sub-threshold Current Reduction

1. 1 روند اتلاف نیرو در مدارهای CMOS کوچک شدن هندسه دستگاه، افزایش سطح تراشه و افزایش عملکرد سرعت پردازش داده، روندهای فناوری در صنعت مدارهای مجتمع برای افزایش عملکرد تراشه هستند. قبلاً در سال 1965 گوردون مور پیش بینی کرد که تعداد کل دستگاه های روی یک تراشه تا دهه 1970 هر سال دو برابر می شود و در دهه 1980 هر 24 ماه یکبار. این پیش بینی به طور گسترده به عنوان "قانون مور" شناخته می شود و در نهایت در نقشه راه فناوری انجمن صنعت نیمه هادی (SIA) به اوج خود رسید [1]. نقشه راه SIA راهنمایی برای صنعت گرد و غبار بوده است که آنها را به ادامه رشد اندازه ویفر و قالب، افزایش تراکم ترانزیستور و فرکانس های کاری و کاهش تراکم نقص هدایت می کند. برای ذکر چند عدد؛ اندازه قالب 7 درصد در سال افزایش می یابد، کوچکترین اندازه ویژگی ها 30 درصد کاهش می یابد و فرکانس های عملیاتی هر دو سال دو برابر می شود. در نتیجه این روند، تعداد ترانزیستورها و اتلاف توان در واحد سطح افزایش می یابد. در آینده نزدیک به حداکثر اتلاف توان در واحد سطح خواهد رسید. کاهش مقیاس ولتاژ منبع تغذیه نه تنها موثرترین راه برای کاهش اتلاف توان به طور کلی است، بلکه یک پیش شرط ضروری برای اطمینان از قابلیت اطمینان دستگاه با کاهش میدان های الکتریکی و دمای دستگاه، برای جلوگیری از تخریب دستگاه است. نقطه ضعف این راه حل افزایش تاخیر انتشار سیگنال است که منجر به کاهش سرعت پردازش داده می شود.

1. 1 Power-dissipation trends in CMOS circuits Shrinking device geometry, growing chip area and increased data-processing speed performance are technological trends in the integrated circuit industry to enlarge chip functionality. Already in 1965 Gordon Moore predicted that the total number of devices on a chip would double every year until the 1970s and every 24 months in the 1980s. This prediction is widely known as "Moore's Law" and eventually culminated in the Semiconductor Industry Association (SIA) technology road map [1]. The SIA road map has been a guide for the in­ dustry leading them to continued wafer and die size growth, increased transistor density and operating frequencies, and defect density reduction. To mention a few numbers; the die size increased 7% per year, the smallest feature sizes decreased 30% and the operating frequencies doubled every two years. As a consequence of these trends both the number of transistors and the power dissi­ pation per unit area increase. In the near future the maximum power dissipation per unit area will be reached. Down-scaling of the supply voltage is not only the most effective way to reduce power dissipation in general it also is a necessary precondition to ensure device reliability by reducing electrical fields and device temperature, to prevent device degradation. A draw-back of this solution is an increased signal propa­ gation delay, which results in a lower data-processing speed performance.