Layout Minimization of CMOS Cells

چیدمان یک مدار مجتمع (lC) فرآیند اختصاص شکل هندسی، اندازه و موقعیت به اجزا (ترانزیستورها و اتصالات) مورد استفاده در ساخت آن است. از آنجایی که تعداد قطعات در آی سی های مودم بسیار زیاد است، برنامه های طراحی به کمک کامپیوتر (CAD) برای خودکارسازی فرآیند طرح بندی دشوار مورد نیاز است. روش‌های CAD قبلی نادقیق یا محدود هستند و طرح‌بندی‌هایی را تولید می‌کنند که مساحت آنها و در نتیجه هزینه‌های ساخت، بزرگ‌تر از حد لازم است. این کتاب به مشکل به حداقل رساندن دقیقاً منطقه طرح بندی یک کلاس مهم از ساختارهای IC اساسی به نام سلول های CMOS می پردازد. ابتدا، ما دقیقاً اهداف ممکن را در کمینه سازی مساحت برای چنین سلول هایی، یعنی کمینه سازی عرض و ارتفاع، با در نظر گرفتن سفارش مجدد ترانزیستورها برای کاهش مساحت تعریف می کنیم. ما مشکل چیدمان را بر اساس یک مدل گراف مجدداً فرموله می‌کنیم و مفاهیم نظری گراف جدیدی را توسعه می‌دهیم که مشکلات کمینه‌سازی ناحیه اساسی را برای مدارهای سری-موازی و غیر سری-موازی کاملاً مشخص می‌کند. این مفاهیم منجر به الگوریتم‌های عملی می‌شوند که تمام مسائل اصلی کمینه‌سازی طرح‌بندی را دقیقاً هم برای یک سلول و هم برای یک آرایه تک بعدی از چنین سلول‌هایی حل می‌کنند. اگرچه تعدادی از این مشکلات چیدمان قبلا حل شده یا تا حدی حل شده اند، ما در اینجا اولین راه حل های کامل را برای همه مشکلات مورد علاقه ارائه می دهیم.

The layout of an integrated circuit (lC) is the process of assigning geometric shape, size and position to the components (transistors and connections) used in its fabrication. Since the number of components in modem ICs is enormous, computer­ aided-design (CAD) programs are required to automate the difficult layout process. Prior CAD methods are inexact or limited in scope, and produce layouts whose area, and consequently manufacturing costs, are larger than necessary. This book addresses the problem of minimizing exactly the layout area of an important class of basic IC structures called CMOS cells. First, we precisely define the possible goals in area minimization for such cells, namely width and height minimization, with allowance for area-reducing reordering of transistors. We reformulate the layout problem in terms of a graph model and develop new graph-theoretic concepts that completely characterize the fundamental area minimization problems for series-parallel and nonseries-parallel circuits. These concepts lead to practical algorithms that solve all the basic layout minimization problems exactly, both for a single cell and for a one-dimensional array of such cells. Although a few of these layout problems have been solved or partially solved previously, we present here the first complete solutions to all the problems of interest.