دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: نویسندگان: Chattopadhyay. Anupam, Wang. Zheng سری: Computer architecture and design methodologies ISBN (شابک) : 9789811010736, 9789811010729 ناشر: Springer سال نشر: 2018 تعداد صفحات: 210 زبان: English فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) حجم فایل: 15 مگابایت
کلمات کلیدی مربوط به کتاب تخمین سطح بالایی و کاوش قابلیت اطمینان برای سیستم چند پردازنده روی تراشه: سیستمهای روی یک تراشه، محاسبات مقاوم در برابر خطا، کامپیوترها / عمومی
در صورت تبدیل فایل کتاب High-level estimation and exploration of reliability for multi-processor system-on-chip به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب تخمین سطح بالایی و کاوش قابلیت اطمینان برای سیستم چند پردازنده روی تراشه نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
این کتاب یک چارچوب جدید برای مدلسازی دقیق خطاها در فناوری
CMOS در مقیاس نانو و ایجاد یک جریان ابزار صاف در انتزاعهای
طراحی سطح بالا برای تخمین و کاهش اثرات خطاها معرفی میکند. این
کتاب تکنیکهای جدیدی را برای شبیهسازی خطای سطح بالا و برآورد
قابلیت اطمینان و همچنین طراحیهای مقاوم به خطا در سطح معماری و
سطح سیستم ارائه میکند. همچنین یک بررسی از مشکلات و راه حل های پیشرفته
ارائه می دهد و بینش هایی را در مورد مسائل قابلیت اطمینان در
طراحی دیجیتال و اقدامات متقابل بین لایه ای ارائه می دهد.
. ادامه
مطلب...
چکیده: این کتاب چارچوب جدیدی را برای مدلسازی دقیق خطاها معرفی
میکند. در فناوری CMOS در مقیاس نانو و توسعه یک جریان ابزار صاف
در انتزاعات طراحی سطح بالا برای برآورد و کاهش اثرات خطاها. این
کتاب تکنیکهای جدیدی را برای شبیهسازی خطای سطح بالا و برآورد
قابلیت اطمینان و همچنین طراحیهای مقاوم به خطا در سطح معماری و
سطح سیستم ارائه میکند. همچنین بررسی مشکلات و راهحلهای
پیشرفته را ارائه میکند و بینشهایی را در مورد مسائل قابلیت
اطمینان در طراحی دیجیتال و اقدامات متقابل لایهای آنها ارائه
میکند.
This book introduces a novel framework for accurately modeling
the errors in nanoscale CMOS technology and developing a smooth
tool flow at high-level design abstractions to estimate and
mitigate the effects of errors. The book presents novel
techniques for high-level fault simulation and reliability
estimation as well as architecture-level and system-level fault
tolerant designs. It also presents a survey of state-of-the-art problems and
solutions, offering insights into reliability issues in digital
design and their cross-layer countermeasures. .
Read
more...
Abstract: This book introduces a novel framework for accurately
modeling the errors in nanoscale CMOS technology and developing
a smooth tool flow at high-level design abstractions to
estimate and mitigate the effects of errors. The book presents
novel techniques for high-level fault simulation and
reliability estimation as well as architecture-level and
system-level fault tolerant designs. It also presents a survey
of state-of-the-art problems and solutions, offering insights
into reliability issues in digital design and their cross-layer
countermeasures
Front Matter....Pages i-xx
Introduction....Pages 1-4
Background....Pages 5-10
State-of-the-Art....Pages 11-28
High-Level Fault Injection and Simulation....Pages 29-80
Architectural Reliability Estimation....Pages 81-117
Architectural Reliability Exploration....Pages 119-153
System-Level Reliability Exploration....Pages 155-176
Conclusion and Outlook....Pages 177-179
Back Matter....Pages 181-197