دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: 1 نویسندگان: E. Cerny, B. Berkane, P. Girodias, K. Khordoc (auth.) سری: ISBN (شابک) : 9781461375692, 9781461556152 ناشر: Springer US سال نشر: 1998 تعداد صفحات: 220 زبان: English فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) حجم فایل: 8 مگابایت
کلمات کلیدی مربوط به کتاب نمودارهای اقدام مشروح سلسله مراتبی: یک روش مشخصات و تأیید رابط گرا: مدارها و سیستم ها، روش های محاسباتی، سخت افزار کامپیوتر، مهندسی به کمک کامپیوتر (CAD، CAE) و طراحی، مهندسی برق
در صورت تبدیل فایل کتاب Hierarchical Annotated Action Diagrams: An Interface-Oriented Specification and Verification Method به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب نمودارهای اقدام مشروح سلسله مراتبی: یک روش مشخصات و تأیید رابط گرا نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
استانداردسازی زبانهای توصیف سختافزار و در دسترس بودن
ابزارهای ترکیبی، افزایش قابلتوجهی در بهرهوری طراحان
سختافزار ایجاد کرده است. با این حال روشها و ابزارهای تأیید
طراحی عقب مانده و در مواجهه با پیچیدگی روزافزون طراحی مشکل
دارند. این ممکن است بدتر شود زیرا اکنون سیستمهای پیچیدهتری
با استفاده مجدد از بلوکهای مالکیت معنوی توسعهیافته توسط
اشخاص ثالث ساخته میشوند. برای تأیید چنین طرحهایی، مدلهای
انتزاعی از بلوکها و سیستم باید با نگرانیهای جداگانهای
مانند ارتباطات رابط، عملکرد و زمانبندی، که میتواند به
شیوهای تقریباً مستقل تأیید شود، ایجاد شود. توصیف سختافزار
استاندارد زبانهایی مانند VHDL و Verilog از زبانهای
برنامهنویسی «اجباری» رویهای الهام گرفته شدهاند که در آنها
تابع و زمانبندی ذاتاً در عبارات زبان در هم تنیده شدهاند.
علاوه بر این، آنها تصور نمیشوند که هدف از طراحی را به روشی
ساده بیان کنند که حاوی مقرراتی برای انتخابهای طراحی، برای
بیان مفروضات در مورد محیط، و برای نشان دادن عدم قطعیت در
زمانبندی سیستم باشد.
نمودارهای اقدام مشروح سلسله مراتبی: یک رابط
گراروش مشخصات و تأیید یک روش توصیفی ارائه می
دهد که از نمودارهای زمان بندی و جبرهای فرآیندی الهام گرفته
شده است، به اصطلاح سلسله مراتبی نمودارهای حاشیه نویسی شده
برای مشخص کردن سیستمهایی با رفتارهای رابط پیچیده که بر رفتار
سیستم جهانی حاکم است، مناسب است. مشخصات HADD را می توان به یک
مدل بلادرنگ رفتاری در VHDL تبدیل کرد و برای تأیید منطق اطراف،
مانند مبدل های رابط، استفاده کرد. همچنین، تابع را می توان به
طور محافظه کارانه انتزاع کرد و تعاملات بین دستگاه های متصل به
هم را می توان با استفاده از برنامه نویسی منطق محدودیت بر اساس
حساب بازه های رابطه ای تأیید کرد.
نمودارهای اقدام مشروح سلسله مراتبی: یک رابط
گراروش مشخصات و تأیید مورد علاقه خوانندگانی است
که در تعریف روش ها و ابزارها برای مشخصات طراحی در سطح سیستم
نقش دارند. و راستی آزمایی تکنیکهای تأیید سازگاری رابط را
میتوان توسط طراحان مجرب، بدون ابزار پیچیدهتر از ماشینحساب
استفاده کرد.
Standardization of hardware description languages and the
availability of synthesis tools has brought about a
remarkable increase in the productivity of hardware
designers. Yet design verification methods and tools lag
behind and have difficulty in dealing with the increasing
design complexity. This may get worse because more complex
systems are now constructed by (re)using Intellectual
Property blocks developed by third parties. To verify such
designs, abstract models of the blocks and the system must be
developed, with separate concerns, such as interface
communication, functionality, and timing, that can be
verified in an almost independent fashion. Standard Hardware
Description Languages such as VHDL and Verilog are inspired
by procedural `imperative' programming languages in which
function and timing are inherently intertwined in the
statements of the language. Furthermore, they are not
conceived to state the intent of the design in a simple
declarative way that contains provisions for design choices,
for stating assumptions on the environment, and for
indicating uncertainty in system timing.
Hierarchical Annotated Action Diagrams: An
Interface-OrientedSpecification and Verification
Method presents a description methodology that was
inspired by Timing Diagrams and Process Algebras, the
so-called Hierarchical Annotated Diagrams. It is suitable for
specifying systems with complex interface behaviors that
govern the global system behavior. A HADD specification can
be converted into a behavioral real-time model in VHDL and
used to verify the surrounding logic, such as interface
transducers. Also, function can be conservatively abstracted
away and the interactions between interconnected devices can
be verified using Constraint Logic Programming based on
Relational Interval Arithmetic.
Hierarchical Annotated Action Diagrams: An
Interface-OrientedSpecification and Verification
Method is of interest to readers who are involved in
defining methods and tools for system-level design
specification and verification. The techniques for interface
compatibility verification can be used by practicing
designers, without any more sophisticated tool than a
calculator.
Front Matter....Pages i-xvi
Introduction....Pages 1-8
Overview of HAAD Method....Pages 9-22
Formal Characterization of HAAD....Pages 23-48
HAAD VHDL Model....Pages 49-68
Consistency, Causality and Compatibility....Pages 69-97
Interface Verification using CLP....Pages 99-132
Example: Interfacing ARM7 and a Static RAM....Pages 133-165
Summary and Recent Developments....Pages 167-171
Back Matter....Pages 173-211