FPGA Prototyping Using Verilog Examples

FPGA Prototyping by Verilog Examples......Page 6
CONTENTS......Page 10
Preface......Page 24
Acknowledgments......Page 30
PART I BASIC DIGITAL CIRCUITS......Page 32
1.1 Introduction......Page 34
1.2 General description......Page 35
1.3.1 Lexical elements......Page 36
1.4.2 Data type groups......Page 37
1.5 Program skeleton......Page 38
1.5.1 Port declaration......Page 39
1.5.3 Signal declaration......Page 40
1.5.4 Another example......Page 41
1.6 Structural description......Page 42
1.7 Testbench......Page 45
1.9.2 Code for gate-level binary decoder......Page 47
2.2.1 Overview of a general FPGA device......Page 48
2.3 Overview of the Digilent S3 board......Page 50
2.4 Development flow......Page 52
2.5 Overview of the Xilinx ISE project navigator......Page 54
2.6 Short tutorial on ISE project navigator......Page 57
2.6.1 Create the design project and HDL codes......Page 58
2.6.3 Add a constraint file and synthesize and implement the code......Page 59
2.6.4 Generate and download the configuration file to an FPGA device......Page 62
2.7 Short tutorial on the ModelSim HDL simulator......Page 64
2.8 Bibliographic notes......Page 68
2.9.2 Gate-level binary decoder......Page 69
3.2 Operators......Page 72
3.2.2 Shift operators......Page 74
3.2.4 Bitwise, reduction, and logical operators......Page 75
3.2.5 Concatenation and replication operators......Page 76
3.2.7 Operator precedence......Page 77
3.2.8 Expression bit-length adjustment......Page 78
3.2.9 Synthesis of z and x values......Page 79
3.3.1 Basic syntax and behavior......Page 81
3.3.4 Simple examples......Page 82
3.4.1 Syntax......Page 84
3.4.2 Examples......Page 85
3.5.2 Examples......Page 87
3.5.4 The full case and parallel case......Page 89
3.6.1 Priority routing network......Page 90
3.6.2 Multiplexing network......Page 92
3.7.1 Common errors in combinational circuit codes......Page 93
3.7.2 Guidelines......Page 96
3.8.1 Constant......Page 97
3.8.2 Parameter......Page 98
3.9.1 Hexadecimal digit to seven-segment LED decoder......Page 100
3.9.2 Sign-magnitude adder......Page 104
3.9.3 Barrel shifter......Page 106
3.9.4 Simplified floating-point adder......Page 108
3.11.2 Dual-priority encoder......Page 113
3.11.6 Enhanced floating-point adder......Page 114
4.1.1 D FF and register......Page 116
4.1.2 Synchronous system......Page 117
4.1.3 Code development......Page 118
4.2.1 D FF......Page 119
4.2.2 Register......Page 122
4.2.3 Register file......Page 123
4.3.1 Shift register......Page 124
4.3.2 Binary counter and variant......Page 126
4.4 Testbench for sequential circuits......Page 129
4.5.1 LED time-multiplexing circuit......Page 132
4.5.2 Stopwatch......Page 140
4.5.3 FIFO buffer......Page 143
4.7.2 PWM and LED dimmer......Page 148
4.7.6 Enhanced stopwatch......Page 149
4.7.7 Stack......Page 150
5.1.1 Mealy and Moore outputs......Page 152
5.1.2 FSM representation......Page 153
5.2 FSM code development......Page 155
5.3.1 Rising-edge detector......Page 158
5.3.2 Debouncing circuit......Page 163
5.3.3 Testing circuit......Page 166
5.5.2 Alternative debouncing circuit......Page 168
5.5.3 Parking lot occupancy counter......Page 169
6.1.1 Single RT operation......Page 172
6.1.2 ASMD chart......Page 173
6.1.3 Decision box with a register......Page 174
6.2 Code development of an FSMD......Page 176
6.2.1 Debouncing circuit based on RT methodology......Page 177
6.2.2 Code with explicit data path components......Page 179
6.2.3 Code with implicit data path components......Page 181
6.2.4 Comparison......Page 183
6.2.5 Testing circuit......Page 185
6.3.1 Fibonacci number circuit......Page 186
6.3.2 Division circuit......Page 190
6.3.3 Binary-to-BCD conversion circuit......Page 193
6.3.4 Period counter......Page 197
6.3.5 Accurate low-frequency counter......Page 200
6.5.1 Alternative debouncing circuit......Page 203
6.5.4 Fibonacci circuit with BCD I/O: design approach 2......Page 204
6.5.6 Reaction timer......Page 205
6.5.7 Babbage difference engine emulation circuit......Page 206
7.1.1 Overview......Page 208
7.1.2 Combinational circuit......Page 210
7.1.3 Memory element......Page 212
7.1.4 Sequential circuit with mixed blocking and nonblocking assignments......Page 213
7.2.1 Binary counter......Page 215
7.2.2 FSM......Page 218
7.2.3 FSMD......Page 219
7.3.1 Overview......Page 221
7.3.2 Signed number in Verilog-1995......Page 222
7.3.3 Signed number in Verilog-2001......Page 223
7.4.1 Overview......Page 224
7.4.2 Examples......Page 225
7.5 Additional constructs for testbench development......Page 226
7.5.2 Procedural statements......Page 227
7.5.4 Delay control......Page 229
7.5.7 Timescale directive......Page 230
7.5.8 System functions and tasks......Page 231
7.5.9 User-defined functions and tasks......Page 235
7.5.10 Example of a comprehensive testbench......Page 237
7.7.1 Shift register with blocking and nonblocking assignments......Page 243
7.7.5 Dual-mode comparator......Page 244
7.7.7 Testbench for FIFO buffer......Page 245
PART II I/O MODULES......Page 246
8.1 Introduction......Page 248
8.2.1 Oversampling procedure......Page 249
8.2.3 UART receiver......Page 250
8.2.4 Interface circuit......Page 253
8.3 UART transmitting subsystem......Page 256
8.4.1 Complete UART core......Page 259
8.4.2 UART verification configuration......Page 261
8.5 Customizing a UART......Page 263
8.7.1 Full-featured UART......Page 265
8.7.4 UART-controlled stopwatch......Page 266
8.7.5 UART-controlled rotating LED banner......Page 267
9.1 Introduction......Page 268
9.2.3 Design and code......Page 269
9.3.1 Overview of the scan code......Page 273
9.3.2 Scan code monitor circuit......Page 274
9.4.1 Basic design and HDL code......Page 277
9.4.2 Verification circuit......Page 279
9.6.1 Alternative keyboard interface I......Page 281
9.6.5 Keyboard-controlled rotating LED banner......Page 282
10.1 Introduction......Page 284
10.2.2 Basic initialization procedure......Page 285
10.3.1 Host-to-PS2-device communication protocol......Page 286
10.3.2 Design and code......Page 287
10.4.1 Basic design and code......Page 292
10.4.2 Verification circuit......Page 293
10.5.1 Basic design......Page 296
10.5.2 Testing circuit......Page 298
10.7 Suggested experiments......Page 299
10.7.3 Mouse-controlled seven-segment LED display......Page 300
11.1 Introduction......Page 302
11.2.2 Timing parameters......Page 303
11.3.1 Block diagram......Page 307
11.3.2 Timing requirement......Page 308
11.4.1 ASMD chart......Page 309
11.4.2 Timing analysis......Page 310
11.4.3 HDL implementation......Page 311
11.4.4 Basic testing circuit......Page 314
11.4.5 Comprehensive SRAM testing circuit......Page 316
11. 5.2 Alternative design I......Page 321
11. 5.3 Alternative design II......Page 323
11. 5.4 Alternative design III......Page 324
11. 5.5 Advanced FPGA features Xilinx specific......Page 326
11.7.1 Memory with a 512K-by-16 configuration......Page 327
11.7.8 Memory controller with DCM......Page 328
11.7.9 High-performance memory controller......Page 329
12.2.1 Overview......Page 330
12.3 Method to incorporate memory modules......Page 331
12.3.2 Memory module via Core Generator......Page 332
12.4.1 Single-port RAM......Page 333
12.4.2 Dual-port RAM......Page 336
12.4.3 ROM......Page 338
12.6.3 ROM-based sign-magnitude adder......Page 340
12.6.5 ROM-based sin(x) and cos(x) functions......Page 341
13.1.1 Basic operation of a CRT......Page 342
13.1.3 Video controller......Page 344
13.2.1 Horizontal synchronization......Page 345
13.2.2 Vertical synchronization......Page 347
13.2.4 HDL implementation......Page 348
13.2.5 Testing circuit......Page 351
13.4 Graphic generation with an object-mapped scheme......Page 352
13.4.1 Rectangular objects......Page 353
13.4.2 Non-rectangular object......Page 358
13.4.3 Animated object......Page 359
13.5.1 Dual-port RAM implementation......Page 365
13.7.1 VGA test pattern generator......Page 370
13.7.4 Ball-in-a-box circuit......Page 371
13.7.8 Full-screen dot trace......Page 372
13.7.11 Full-screen mouse scribble circuit......Page 373
14.2.1 Character as a tile......Page 374
14.2.2 Font ROM......Page 375
14.2.3 Basic text generation circuit......Page 377
14.2.4 Font display circuit......Page 378
14.2.5 Font scaling......Page 380
14.3 Full-screen text display......Page 381
14.4.1 Text subsystem......Page 385
14.4.2 Modified graphic subsystem......Page 391
14.4.3 Auxiliary counters......Page 392
14.4.4 Top-level system......Page 394
14.6.5 UART terminal......Page 399
14.6.7 Simple four-trace logic analyzer......Page 400
14.6.9 Complete breakout game......Page 401
PART III PICOBLAZE MICROCONTROLLER XILINX SPECIFIC......Page 402
15.1 Introduction......Page 404
15.2.1 From special-purpose FSMD to general-purpose microcontroller......Page 405
15.3.1 Basic organization......Page 407
15.3.2 Top-level HDL modules......Page 409
15.5 Instruction set......Page 410
15.5.2 Instruction format......Page 412
15.5.3 Logical instructions......Page 413
15.5.4 Arithmetic instructions......Page 414
15.5.5 Compare and test instructions......Page 415
15.5.6 Shift and rotate instructions......Page 416
15.5.7 Data movement instructions......Page 417
15.5.8 Program flow control instructions......Page 419
15.5.9 Interrupt related instructions......Page 422
15.6.2 The PBlazeIDE directives......Page 423
15.7 Bibliographic notes......Page 424
16.2.1 KCPSM3 conventions......Page 426
16.2.2 Bit manipulation......Page 427
16.2.3 Multiple-byte manipulation......Page 428
16.2.4 Control structure......Page 429
16.3 Subroutine development......Page 431
16.4 Program development......Page 432
16.4.1 Demonstration example......Page 433
16.4.2 Program documentation......Page 437
16.5.1 Compiling with KCSPM3......Page 439
16.5.2 Simulation by PBlazeIDE......Page 440
16.5.4 Compiling by PBlazeIDE......Page 443
16.6 Syntheses with PicoBlaze......Page 444
16.8.2 Multi-byte multiplication......Page 445
16.8.9 Discrete LED dimmer......Page 446
17.1 Introduction......Page 448
17.2.1 Output instruction and timing......Page 449
17.2.2 Output interface......Page 450
17.3.1 Input instruction and timing......Page 451
17.3.2 Input interface......Page 452
17.4.1 Output interface......Page 454
17.4.2 Input interface......Page 455
17.4.3 Assembly code development......Page 457
17.4.4 HDL code development......Page 464
17.5.1 Multiplier interface......Page 467
17.5.2 UART interface......Page 468
17.5.3 Assembly code development......Page 469
17.5.4 HDL code development......Page 479
17.7.4 Basic reaction timer with a software timer......Page 482
17.7.10 Pong game......Page 483
17.7.11 Text editor......Page 484
18.2 Interrupt handling in PicoBlaze......Page 486
18.2.1 Software processing......Page 487
18.2.2 Timing......Page 488
18.3.2 Multiple interrupt requests......Page 489
18.4.1 Interrupt as an alternative scheduling scheme......Page 490
18.5.1 Interrupt interface......Page 491
18.5.3 Assembly code development......Page 492
18.5.4 HDL code development......Page 494
18.7.2 Programmable timer......Page 497
18.7.5 Four-request interrupt controller......Page 498
A.1.1 Sized and unsized numbers......Page 500
A.1.2 Operators......Page 501
A.2.1 Overall code structure......Page 502
A.3.1 Conditional operator and if statement......Page 503
A.3.2 Case statement......Page 504
A.4.2 Always block with default output assignment......Page 505
A.5.1 Register template......Page 506
A.6 Regular sequential circuits......Page 507
A.7 FSM......Page 509
A.8 FSMD......Page 511
A.9 S3 board constraint file (s3. ucf)......Page 513
References......Page 518
Topic Index......Page 520