Formal Verification of Circuits

تأیید رسمی به یکی از مهمترین مراحل در طراحی مدار تبدیل شده است. از آنجایی که مدارها می توانند چندین میلیون ترانزیستور داشته باشند، تأیید چنین طرح های بزرگی روز به روز دشوارتر می شود. شبیه‌سازی خالص نمی‌تواند رفتار صحیح را تضمین کند و شبیه‌سازی جامع اغلب غیرممکن است. با این حال، بسیاری از طرح ها، مانند ALU ها، ساختارهای بسیار منظمی دارند که به راحتی می توان آنها را در سطح بالاتری از انتزاع توصیف کرد. به عنوان مثال، توصیف (و تأیید) یک ضرب عدد صحیح در سطح بیت بسیار دشوار است، در حالی که تأیید زمانی آسان می شود که خروجی ها برای ساخت یک رشته بیت گروه بندی شوند. اخیراً چندین رویکرد برای تأیید مدار رسمی پیشنهاد شده است که از این قانونمندی ها استفاده می کند. این رویکردها بر اساس نمودارهای تصمیم در سطح کلمه (WLDD) هستند که نمایش‌های مبتنی بر نمودار از توابع (مشابه BDD) هستند که امکان نمایش توابع با محدوده بولی و دامنه عدد صحیح را فراهم می‌کنند.
تأیید رسمی مدارها به بحث در مورد پیشرفت‌های اخیر در زمینه تأیید رسمی مبتنی بر نمودار تصمیم‌گیری اختصاص دارد. در ابتدا، انواع مختلفی از نمودارهای تصمیم (از جمله WLDD) معرفی می‌شوند و ویژگی‌های نظری مورد بحث قرار می‌گیرند که بینش بیشتری به ساختار داده می‌دهد. در مرحله دوم، مفاهیم پیاده سازی و حداقل سازی ارائه شده است. برنامه‌های کاربردی برای تأیید مدارهای حسابی و تأیید طرح‌های مشخص‌شده توسط زبان‌های توصیف سخت‌افزار برای نشان دادن نحوه عملکرد WLDD در عمل توضیح داده شده‌اند.
تأیید رسمی مدارها برای توسعه دهندگان و محققان CAD و همچنین طراحانی که از ابزارهای تأیید مدرن استفاده می کنند در نظر گرفته شده است. این به افرادی که با تأیید رسمی (در صنعت یا دانشگاه) کار می کنند کمک می کند تا از پیشرفت های اخیر در این زمینه مطلع شوند.

Formal verification has become one of the most important steps in circuit design. Since circuits can contain several million transistors, verification of such large designs becomes more and more difficult. Pure simulation cannot guarantee the correct behavior and exhaustive simulation is often impossible. However, many designs, like ALUs, have very regular structures that can be easily described at a higher level of abstraction. For example, describing (and verifying) an integer multiplier at the bit-level is very difficult, while the verification becomes easy when the outputs are grouped to build a bit-string. Recently, several approaches for formal circuit verification have been proposed that make use of these regularities. These approaches are based on Word-Level Decision Diagrams (WLDDs) which are graph-based representations of functions (similar to BDDs) that allow for the representation of functions with a Boolean range and an integer domain.
Formal Verification of Circuits is devoted to the discussion of recent developments in the field of decision diagram-based formal verification. Firstly, different types of decision diagrams (including WLDDs) are introduced and theoretical properties are discussed that give further insight into the data structure. Secondly, implementation and minimization concepts are presented. Applications to arithmetic circuit verification and verification of designs specified by hardware description languages are described to show how WLDDs work in practice.
Formal Verification of Circuits is intended for CAD developers and researchers as well as designers using modern verification tools. It will help people working with formal verification (in industry or academia) to keep informed about recent developments in this area.