Formal verification : an essential toolkit for modern VLSI design

تأیید رسمی: یک جعبه ابزار ضروری برای طراحی مدرن VLSI رویکردهای عملی را برای طراحی و اعتبار سنجی، همراه با توصیه های عملی برای کمک به مهندسان شاغل در ادغام این تکنیک ها در کار خود ارائه می دهد. تأیید رسمی (FV) یک طراح را قادر می‌سازد تا بدون استفاده از شبیه‌سازی، کیفیت یا سایر جنبه‌های طراحی سطح انتقال ثبت (RTL) را مستقیماً تجزیه و تحلیل و به طور ریاضی بررسی کند. این می تواند زمان صرف شده برای اعتبارسنجی طرح ها را کاهش دهد و سریعتر به طرح نهایی برای تولید برسد. این کتاب با تکیه بر دانش اولیه SystemVerilog، FV را ابهام می‌کند و کاربردهای عملی را ارائه می‌کند که آن را وارد فرآیندهای اصلی طراحی و اعتبارسنجی در اینتل و سایر شرکت‌ها می‌کند. پس از خواندن این کتاب، خوانندگان آماده خواهند شد تا FV را در سازمان خود معرفی کنند و به طور موثر تکنیک های FV را برای افزایش بهره وری طراحی و اعتبار سنجی به کار گیرند.

• الگوریتم های تأیید رسمی را بیاموزید تا پوشش کامل را بدون شبیه سازی جامع به دست آورید
  • li>
  • آشنایی با ابزارهای تأیید رسمی و تفاوت آنها با ابزارهای شبیه سازی
  • ایجاد نیمکت های آزمایشی فوری برای به دست آوردن بینش در مورد نحوه کار مدل ها و یافتن اشکالات اولیه
  • از اشتراک گذاری افراد داخلی اینتل بیاموزید. دانش و راه حل های آنها برای مشکلات پیچیده طراحی

Formal Verification: An Essential Toolkit for Modern VLSI Design presents practical approaches for design and validation, with hands-on advice to help working engineers integrate these techniques into their work. Formal Verification (FV) enables a designer to directly analyze and mathematically explore the quality or other aspects of a Register Transfer Level (RTL) design without using simulations. This can reduce time spent validating designs and more quickly reach a final design for manufacturing. Building on a basic knowledge of SystemVerilog, this book demystifies FV and presents the practical applications that are bringing it into mainstream design and validation processes at Intel and other companies. After reading this book, readers will be prepared to introduce FV in their organization and effectively deploy FV techniques to increase design and validation productivity.

• Learn formal verification algorithms to gain full coverage without exhaustive simulation
• Understand formal verification tools and how they differ from simulation tools
• Create instant test benches to gain insight into how models work and find initial bugs
• Learn from Intel insiders sharing their hard-won knowledge and solutions to complex design problems