Formal Semantics and Proof Techniques for Optimizing VHDL Models

معناشناسی رسمی و تکنیک‌های اثبات برای بهینه‌سازی مدل‌های VHDL یک مدل رسمی از VHDL ارائه می‌کند که به وضوح معناشناسی ایستا و پویا VHDL را مشخص می‌کند. این یک چارچوب ریاضی برای نمایش ساختارهای VHDL ارائه می‌کند و نشان می‌دهد که چگونه آن ساختارها را می‌توان به طور رسمی دستکاری کرد تا درباره VHDL استدلال کند. معناشناسی پویا به عنوان توصیفی از معنای شبیه سازی VHDL ارائه شده است. به طور خاص مشخص می‌کند که سیگنال‌های توصیف VHDL در صورت اجرا شدن توضیحات، چه مقادیری خواهند داشت. مزیت این رویکرد این است که مدل معنایی می تواند برای اعتبارسنجی الگوریتم های شبیه سازی مختلف استفاده شود. این کتاب همچنین تعبیه‌ای از معناشناسی پویا را در یک جستجوگر اثبات ارائه می‌کند که سپس برای اثبات معادل‌های کلاس‌های توصیفات VHDL استفاده می‌شود.
معناشناسی رسمی و تکنیک‌های اثبات برای بهینه‌سازی مدل‌های VHDL برای طراحان سخت‌افزاری نوشته شده است که به معناشناسی رسمی VHDL علاقه‌مند هستند.

Formal Semantics and Proof Techniques for Optimizing VHDL Models presents a formal model of VHDL that clearly specifies both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL. The dynamic semantics is presented as a description of what the simulation of VHDL means. In particular it specifies what values the signals of a VHDL description will take if the description were to be executed. An advantage of the approach is that the semantic model can be used to validate different simulation algorithms. The book also presents an embedding of the dynamic semantics in a proof checker which is then used to prove equivalences of classes of VHDL descriptions.
Formal Semantics and Proof Techniques for Optimizing VHDL Models is written for hardware designers who are interested in the formal semantics of VHDL.